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    Volt level shift method and corresponding circuit
    3.
    发明公开
    Volt level shift method and corresponding circuit 失效
    Spannungspegelverschiebungsverfahren und entsprechende Schaltung

    公开(公告)号：EP0725328A1

    公开(公告)日：1996-08-07

    申请号：EP95830025.3

    申请日：1995-01-31

    申请人： CO.RI.M.ME. CONSORZIO PER LA RICERCA SULLA MICROELETTRONICA NEL MEZZOGIORNO

    发明人： Giacalone, Biagio ,  Bruno, Dario ,  Matranga, Vincenzo ,  Manaresi, Nicolò ,  Franchi, Eleonora

    IPC分类号： G05F3/24 ,  H03F3/30

    CPC分类号： H03F3/3001 ,  G05F3/242 ,  G05F3/262

    摘要： The present level shift circuit has a first (I1) and a second (I2) input respectively for input of a first and a second voltage signal and an output (OT) and comprises:

    a) a first transistor (Q1) having a control terminal (G1), a first (S1) and a second (D1) main conduction terminal identifying a main conduction path, and
    b) a second transistor (Q2) of the same type as said first transistor (Q1) and having a control terminal (G2), a first (S2) and a second (D2) main conduction terminal identifying a main conduction path.
    The first signal is applied essentially between said control terminal (G1) and said first terminal (S1) of said first transistor (Q1) and said second input (I2) is coupled with the control terminal (G2) of said second transistor (Q2). The currents flowing in the conduction paths of the first (Q1) and the second (Q2) transistors are mutually proportional and one made from the other. The output (OT) is coupled with the first terminal (S2) of the second transistor (Q2). The control terminal (G1) of said first transistor (Q1) is connected to a potential reference (GND). The first signal is applied essentially to said first terminal (S1) of said first transistor (Q1).

    摘要翻译： 当前电平移位电路分别具有用于输入第一和第二电压信号和输出（OT）的第一（I1）和第二（I2）输入，并且包括：a）具有控制端子的第一晶体管（Q1） （G1），识别主导通路径的第一（S1）和第二（D1）主导电端子，以及b）与所述第一晶体管（Q1）相同类型的第二晶体管（Q2），并具有控制端子 G2），识别主导电路径的第一（S2）和第二（D2）主导电端子。 第一信号基本上在所述控制端（G1）和所述第一晶体管（Q1）的所述第一端（S1）之间施加，而所述第二输入（I2）与所述第二晶体管（Q2）的控制端（G2）耦合， 。 在第一（Q1）和第二（Q2）晶体管的导通路径中流动的电流是相互成比例的，另一个是由另一个制成的。 输出（OT）与第二晶体管（Q2）的第一端子（S2）耦合。 所述第一晶体管（Q1）的控制端子（G1）连接到电位基准（GND）。 第一信号基本上应用于所述第一晶体管（Q1）的所述第一端子（S1）。

    Fuzzy logic analog computer architecture
    4.
    发明公开
    Fuzzy logic analog computer architecture 失效
    Architektur eines analogen Fuzzy-Logik-Rechners

    公开(公告)号：EP0709790A1

    公开(公告)日：1996-05-01

    申请号：EP94830517.2

    申请日：1994-10-31

    申请人： CO.RI.M.ME. CONSORZIO PER LA RICERCA SULLA MICROELETTRONICA NEL MEZZOGIORNO

    发明人： Bruno,Dario ,  Giacalone,Biagio ,  Manaresi, Nicolò

    IPC分类号： G06G7/26 ,  G05F3/24

    CPC分类号： G05F3/24 ,  G06N7/043

    摘要： Analog processor (2) of antecedent parts of fuzzy logic inference rules and comprising a plurality of analog generators (3) of membership function (FA) each having an output (4) supplying a value corresponding to a degree of truth complemented to one (α') of logical assignments of the type (A is A') with the outputs (4) being connected together to form a common circuit node (7) and also connected to a current generator (9) and the processor (2) comprising also a voltage control device (5) inserted between a supply voltage pole (V D ) and a ground voltage reference (GND) and a one-way element (8) connected to the common circuit node (7) and the one-way element (8) having an output (10) producing an overall degree of truth (Ω) for the antecedent part of the fuzzy rule to be processed.

    摘要翻译： 模糊逻辑推理规则的先前部分的模拟处理器（2），包括多个隶属函数（FA）的模拟发生器（3），每个模拟发生器（3）具有输出（4），该输出（4）提供对应于一个（α （A）的逻辑分配，其中输出端（4）被连接在一起以形成公共电路节点（7）并且还连接到电流发生器（9），并且处理器（2）还包括 插入在电源电压极（VD）和接地电压基准（GND）之间的电压控制装置（5）和连接到公共电路节点（7）和单向元件（8）的单向元件（8） ）具有对待处理的模糊规则的先行部分产生总体真实度（OMEGA）的输出（10）。