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    Circuits logiques permettant de constituer des réseaux logiques très denses
    2.
    发明公开
    Circuits logiques permettant de constituer des réseaux logiques très denses 失效
    逻辑电路，其允许非常密集逻辑网络的形成。

    公开(公告)号：EP0130262A1

    公开(公告)日：1985-01-09

    申请号：EP83430022.0

    申请日：1983-06-30

    申请人： International Business Machines Corporation ,  Compagnie IBM FRANCE

    发明人： Brunin, Armand ,  Denis, Bernard ,  Boudon, Gérard ,  Mollier, Pierre ,  Stoppa, Philippe

    IPC分类号： H03K19/084 ,  H03K19/088

    CPC分类号： H03K19/084 ,  H03K19/088

    摘要： © Le circuit logique de base type DTTL présentant une bonne immunité au bruit comporte des diodes d'entrée (01 à Dn) recevant des signaux d'entrée (A, B...), un transistor d'entrée (T1) dont l'émetteur reçoit un signal d'entrée supplémentaire (X) et dont la base est connectée aux anodes des diodes (D1 à Dn) et un transistor inverseur de sortie (T2) disposé de sorte que le signal sur la sortie (OUT) représente la fonction X (AB)...). A partir de ce circuit, une famille de circuits logiques peut être constituée qui se prête à la réalisation de réseaux logiques très denses, intégrés dans une microplaquette. La microplaquette comprend des cellules universelles dans lesquelles sont prédiffusés des éléments semi-conducteurs pouvant être câblés de façon à réaliser les circuits désirés.

    Circuits logiques permettant de constituer des réseaux logiques très denses
    4.
    发明授权
    Circuits logiques permettant de constituer des réseaux logiques très denses 失效
    用于创建非常恶劣的逻辑网络的逻辑电路

    公开(公告)号：EP0130262B1

    公开(公告)日：1987-11-19

    申请号：EP83430022.0

    申请日：1983-06-30

    申请人： International Business Machines Corporation ,  Compagnie IBM FRANCE

    发明人： Brunin, Armand ,  Denis, Bernard ,  Boudon, Gérard ,  Mollier, Pierre ,  Stoppa, Philippe

    IPC分类号： H03K19/084 ,  H03K19/088

    CPC分类号： H03K19/084 ,  H03K19/088

    摘要： 1. A circuit for performing a basic logic function from n input signals (A, B...) of the type including n input low-barrier Schottky-diodes (D1-Dn) having first electrodes, each of which receives one of said n input signals, and second electrodes connected to a common node connected through a first resistor to a first supply voltage, and comprising : an input transistor (T1) the base of which is connected to said common node, the collector of which is connected through a second implanted resistor to the first supply voltage, and the emitter of which being able to be connected to a reference voltage the value of which is equel to the low level of the input signal in order to provide a circuit well protected against noise or able to receive an additional input signal X when the noise protection is not critical, a first output inverter transistor (T2) the base of which is connected to the collector of said first input transistor, the emitter of which is connected to a second supply voltage and the collector of which is connected through a third implanted resistor to the first supply voltage, whereby the output level at the collector of said output transistor represents the logic function (A.B.C) or ~X (A.B...) according as the input transistor emitter is connected to the reference voltage or receives the additional input signal.

    摘要翻译： 1.一种用于从包括具有第一电极的n个输入低势垒肖特基二极管（D1-Dn）的类型的n个输入信号（A，B ...）执行基本逻辑功能的电路，每个输入信号接收所述 n个输入信号，以及连接到通过第一电阻器连接到第一电源电压的公共节点的第二电极，并且包括：输入晶体管（T1），其基极连接到所述公共节点，其集电极通过 第二注入电阻器到第一电源电压，并且其发射极能够连接到参考电压，该参考电压的值等于输入信号的低电平，以便提供良好的防止噪声或能够被保护的电路 当噪声保护不重要时接收附加输入信号X，第一输出反相器晶体管（T2），其基极连接到所述第一输入晶体管的集电极，其发射极连接到第二电源电压 e，其集电极通过第三注入电阻器连接到第一电源电压，由此输出晶体管的集电极处的输出电平表示作为输入晶体管的逻辑功能（ABC）或〜X（AB ..） 发射极连接到参考电压或接收附加输入信号。

    Dispositif permettant l'emmagasinage d'un bit d'information et sa lecture
    5.
    发明公开
    Dispositif permettant l'emmagasinage d'un bit d'information et sa lecture 失效
    用于存储和读出信息比特的装置。

    公开(公告)号：EP0139804A1

    公开(公告)日：1985-05-08

    申请号：EP83430036.0

    申请日：1983-10-28

    申请人： International Business Machines Corporation ,  Compagnie IBM FRANCE

    发明人： Beranger, Hervé ,  Brunin, Armand ,  Rousseau, Jean-Paul

    IPC分类号： G11C11/40 ,  H03K3/288

    CPC分类号： H03K3/288 ,  G11C11/4113

    摘要： La bascule pouvant être utilisée comme cellule d'emmagasinage de bit dans une mémoire à accès aléatoire, comprend : un circuit ET (diodes D1 et D2), dont l'entrée IN reçoit le bit à emmagasiner, l'autre entrée est connectée à une ligne de commande d'écriture WRL. Au repos le transistor T1 est bloqué et l'état du transistor T2 dépend du potentiel de sortie OUT. Pour réaliser une opération d'écriture la ligne WRL est rendue active (niveau haut) et l'état du transistor T3 dépendra de la valeur du bit sur l'entrée lN. La lecture est réalisée au moyen du circuit ET de lecture (diodes D4 et D5) et du transistor émetteur suiveur (T4) connecté par une ligne de bit BL à un circuit de sortie 2. Cette bascule peut être adaptée en ajoutant des transistors d'entrée et des transistors émetteur suiveur à la réalisation d'une mémoire dans laquelle plusieurs rangées peuvent être lues et/ou écrites simultanément.

    An extended logic family of cascode current switch (CSC) logic circuits
    10.
    发明公开
    An extended logic family of cascode current switch (CSC) logic circuits 失效
    Umfassende Familie von logischen Kaskode-Stromschaltkreisen（CSC）。

    公开(公告)号：EP0320555A1

    公开(公告)日：1989-06-21

    申请号：EP87480023.8

    申请日：1987-12-15

    申请人： International Business Machines Corporation

    发明人： Caplier, Bruno ,  Rousseau, Jean-Paul ,  Beranger, Hervé ,  Brunin, Armand

    IPC分类号： H03K19/173 ,  H03K19/086

    CPC分类号： H03K19/018514 ,  H03K3/289 ,  H03K19/0866 ,  H03K19/1738

    摘要： The present logic circuit family is derived from the conventional 2 level single-ended cascode logic circuit. The basic logic circuit performing a 2-2 OA/OAl logic function shown in the attached drawing is given for illustration purposes. It comprises: a logic tree (35) comprised of top and bottom stages (37, 36) dotted at the tree output (38) to perform a determined logic function; said top stage (37) includes a current switch comprised of two input transistors (TX34, TX35) connected in a differential amplifier configuration with a reference transistor (TX36). The bases of input transistors (TX34, TX35) are provided with at least two level shifter devices. Preferably, input level shifter devices are Schottky diodes (P31, ...) which move the voltages towards the more positive voltage VPP, to add an AND function on each of these input transistors.

    摘要翻译： 本逻辑电路系列是从常规的2级单端串联逻辑电路中得出的。 为了说明的目的，给出了附图中所示的执行2-2 OA / OAI逻辑功能的基本逻辑电路。 它包括：逻辑树（35），由顶部和底部阶段（37,36）组成，分布在树形输出（38）处以执行确定的逻辑功能; 所述顶级（37）包括由差分放大器配置连接到参考晶体管（TX36）的两个输入晶体管（TX34，TX35）组成的电流开关。 输入晶体管（TX34，TX35）的基极设置有至少两个电平移位器装置。 优选地，输入电平移位器装置是将电压移向更正的正电压VPP的肖特基二极管（P31，...），以在这些输入晶体管的每一个上增加“与”功能。