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    Circuits logiques permettant de constituer des réseaux logiques très denses
    1.
    发明公开
    Circuits logiques permettant de constituer des réseaux logiques très denses 失效
    逻辑电路，其允许非常密集逻辑网络的形成。

    公开(公告)号：EP0130262A1

    公开(公告)日：1985-01-09

    申请号：EP83430022.0

    申请日：1983-06-30

    申请人： International Business Machines Corporation ,  Compagnie IBM FRANCE

    发明人： Brunin, Armand ,  Denis, Bernard ,  Boudon, Gérard ,  Mollier, Pierre ,  Stoppa, Philippe

    IPC分类号： H03K19/084 ,  H03K19/088

    CPC分类号： H03K19/084 ,  H03K19/088

    摘要： © Le circuit logique de base type DTTL présentant une bonne immunité au bruit comporte des diodes d'entrée (01 à Dn) recevant des signaux d'entrée (A, B...), un transistor d'entrée (T1) dont l'émetteur reçoit un signal d'entrée supplémentaire (X) et dont la base est connectée aux anodes des diodes (D1 à Dn) et un transistor inverseur de sortie (T2) disposé de sorte que le signal sur la sortie (OUT) représente la fonction X (AB)...). A partir de ce circuit, une famille de circuits logiques peut être constituée qui se prête à la réalisation de réseaux logiques très denses, intégrés dans une microplaquette. La microplaquette comprend des cellules universelles dans lesquelles sont prédiffusés des éléments semi-conducteurs pouvant être câblés de façon à réaliser les circuits désirés.

    Circuits logiques permettant de constituer des réseaux logiques très denses
    3.
    发明授权
    Circuits logiques permettant de constituer des réseaux logiques très denses 失效
    用于创建非常恶劣的逻辑网络的逻辑电路

    公开(公告)号：EP0130262B1

    公开(公告)日：1987-11-19

    申请号：EP83430022.0

    申请日：1983-06-30

    申请人： International Business Machines Corporation ,  Compagnie IBM FRANCE

    发明人： Brunin, Armand ,  Denis, Bernard ,  Boudon, Gérard ,  Mollier, Pierre ,  Stoppa, Philippe

    IPC分类号： H03K19/084 ,  H03K19/088

    CPC分类号： H03K19/084 ,  H03K19/088

    摘要： 1. A circuit for performing a basic logic function from n input signals (A, B...) of the type including n input low-barrier Schottky-diodes (D1-Dn) having first electrodes, each of which receives one of said n input signals, and second electrodes connected to a common node connected through a first resistor to a first supply voltage, and comprising : an input transistor (T1) the base of which is connected to said common node, the collector of which is connected through a second implanted resistor to the first supply voltage, and the emitter of which being able to be connected to a reference voltage the value of which is equel to the low level of the input signal in order to provide a circuit well protected against noise or able to receive an additional input signal X when the noise protection is not critical, a first output inverter transistor (T2) the base of which is connected to the collector of said first input transistor, the emitter of which is connected to a second supply voltage and the collector of which is connected through a third implanted resistor to the first supply voltage, whereby the output level at the collector of said output transistor represents the logic function (A.B.C) or ~X (A.B...) according as the input transistor emitter is connected to the reference voltage or receives the additional input signal.

    摘要翻译： 1.一种用于从包括具有第一电极的n个输入低势垒肖特基二极管（D1-Dn）的类型的n个输入信号（A，B ...）执行基本逻辑功能的电路，每个输入信号接收所述 n个输入信号，以及连接到通过第一电阻器连接到第一电源电压的公共节点的第二电极，并且包括：输入晶体管（T1），其基极连接到所述公共节点，其集电极通过 第二注入电阻器到第一电源电压，并且其发射极能够连接到参考电压，该参考电压的值等于输入信号的低电平，以便提供良好的防止噪声或能够被保护的电路 当噪声保护不重要时接收附加输入信号X，第一输出反相器晶体管（T2），其基极连接到所述第一输入晶体管的集电极，其发射极连接到第二电源电压 e，其集电极通过第三注入电阻器连接到第一电源电压，由此输出晶体管的集电极处的输出电平表示作为输入晶体管的逻辑功能（ABC）或〜X（AB ..） 发射极连接到参考电压或接收附加输入信号。

    Improved duplicated circuit arrangement for fast transmission and repairability
    8.
    发明公开
    Improved duplicated circuit arrangement for fast transmission and repairability 失效
    Gedoppelte Schaltungsanordnung zur schnellenÜbertragungund Reparierbarkeit。

    公开(公告)号：EP0273081A1

    公开(公告)日：1988-07-06

    申请号：EP86430056.1

    申请日：1986-12-30

    申请人： International Business Machines Corporation

    发明人： Bauge, Michel ,  Mollier, Pierre ,  Yamour, Yiannis John ,  Boudon, Gérard ,  Peter, Jean-Luc

    IPC分类号： G06F13/40 ,  G06F11/16

    CPC分类号： G06F11/16

    摘要： Duplicated circuit arrangement comprising a main processor (30) and its P bit data bus (44), and two identical redundant devices (21 ; 22), each device is comprised of a processing element (23 ; 35) performing the same task in parallel on a P bits word, and send/receive circuits (24,25;36,37) controlled by the main processor through lines (SR11 to SR22) to transmit said word to and from said main processor. For each device, the send/receive circuits are split into two parts. Send/receive circuit of the first device (21) is split in two parts (24, 25); the first part (24) handles the P/2 Most Significant Bits (MSB's) and the second part (25) handles the P/2 Less Significant Bits (LSB's). In normal operation, during the transmission step, only the first part (24) is allowed to send bits on one half (33) of the data bus (44). Symmetrically send/receive circuit of the second device (22), is also split in two parts (36, 37); the first section (36) handles the P/2 Most Significant bits (MSB's) and the second part (37) handles the P/2 Less Significant Bits (LSB's); only the second part (37) is allowed to send bits on the other half (34) of the data bus (44). Therefore, the data bus driving effort is equally shared between the two devices, the maximum number of simultaneous switching is P/2 for each device. This reduction allows greater transmission speed on large busses.

    摘要翻译： 包括主处理器（30）及其P位数据总线（44）以及两个相同的冗余设备（21; 22）的重复电路装置，每个设备由并行执行相同任务的处理元件（23; 35） 以及由主处理器通过线路（SR11至SR22）控制的发送/接收电路（24,25; 36,37），以将所述单词传送到所述主处理器和从所述主处理器发送所述单词。 对于每个设备，发送/接收电路分为两部分。 第一装置（21）的发送/接收电路分为两部分（24,25）; 第一部分（24）处理P / 2最高有效位（MSB），第二部分（25）处理P / 2较低有效位（LSB）。 在正常操作中，在传输步骤期间，仅允许第一部分（24）在数据总线（44）的一半（33）上发送位。 第二装置（22）的对称发送/接收电路也分成两部分（36,37）; 第一部分（36）处理P / 2最高有效位（MSB），第二部分（37）处理P / 2较低有效位（LSB）; 只有第二部分（37）被允许在数据总线（44）的另一半（34）上发送位。 因此，数据总线驱动力在两台设备之间平均共享，每个设备的最大同时切换次数为P / 2。 这种减少允许大型总线上的传输速度更大。

    Improved BICMOS logic circuit with full swing operation
    9.
    发明公开
    Improved BICMOS logic circuit with full swing operation 失效
    BICMOS-Schaltung mit vollem Spannungshubfürlogische Signale。

    公开(公告)号：EP0387461A1

    公开(公告)日：1990-09-19

    申请号：EP89480044.0

    申请日：1989-03-14

    申请人： International Business Machines Corporation

    发明人： Boudon, Gérard ,  Ong, Ieng ,  Mollier, Pierre ,  Tannhof, Pascal ,  Nuez, Jean-Paul ,  Wallart, Franck

    IPC分类号： H03K19/013 ,  H03K19/094

    CPC分类号： H03K19/0136 ,  H03K5/007 ,  H03K19/09448

    摘要： According to the present invention, a CMOS interface circuit (C2) similar to a latch made by two CMOS cross coupled inverters (INV1, INV2) is placed directly on the output node (14) of conventional BICMOS logic circuit (11) operating alone in a partial swing mode. This latch is made of four FETs P5, P6, N8, N9 cross-coupled in a con­ventional way with the feedback loop connected to said output node (14) The partial voltage swing (VBE to VH-VBE) naturally given by the output bipolar transistors (T1, T2) mounted in an push pull configuration is rein­forced to full swing (GND to VH) by the latch at the end of each transition The state of the output node is forced by the latch because of the high driving capability due to the presence of said output bipolar transistors (T1, T2). As a result, the improved BICMOS logic circuit (D2) has an output signal (S) that ranges within the desired full swing voltage at the output terminal (15). It is a charac­teristic of this embodiment that the structure of CMOS interface circuit (C2) is always independent of the logic function implemented in the conventional BICMOS logic circuit (11). More generally, the CMOS interface circuit may have various physical implementations, however, it is always comprised of CMOS FETs and it becomes active at least in one of the GND to VBE or (VH - BE) to VH range.

    摘要翻译： 根据本发明，类似于由两个CMOS交叉耦合反相器（INV1，INV2）制成的锁存器的CMOS接口电路（C2）被直接放置在常规BICMOS逻辑电路（11）的输出节点（14）上，该输入节点 部分摆动模式。 该锁存器由四个以常规方式交叉耦合的FET P5，P6，N8，N9组成，反馈回路连接到所述输出节点（14）。输出双极自然给出的部分电压摆幅（VBE至VH-VBE） 安装在推挽配置中的晶体管（T1，T2）在每次转换结束时通过锁存器被加强到全摆幅（GND至VH）。由于高驱动能力，输出节点的状态被锁存器强制，因为 所述输出双极晶体管（T1，T2）的存在。 结果，改进的BICMOS逻辑电路（D2）具有在输出端子（15）处于期望的全摆幅电压范围内的输出信号（S）。 本实施例的特征在于，CMOS接口电路（C2）的结构总是与常规BICMOS逻辑电路（11）中实现的逻辑功能无关。 更通常地，CMOS接口电路可以具有各种物理实现，然而，它始终由CMOS FET组成，并且至少在GND至VBE或（VH-BE）至VH范围中的一个中起作用。

    High signal sensitivity high speed receiver in CMOS technology
    10.
    发明公开
    High signal sensitivity high speed receiver in CMOS technology 失效
    CMOS-Empfängermit hoher Signalempfindlichkeit und hoher Schaltgeschwindigkeit。

    公开(公告)号：EP0265572A1

    公开(公告)日：1988-05-04

    申请号：EP86430042.1

    申请日：1986-10-29

    申请人： International Business Machines Corporation

    发明人： Boudon, Gérard ,  Nuez, Jean-Paul ,  Mollier, Pierre Bernard ,  Yamour, Yiannis John

    IPC分类号： H03K19/094 ,  H03K5/02 ,  H03K3/356

    CPC分类号： H03K3/356156

    摘要： A high speed high sensitivity receiver comprising a latch (11) between ground and a strobe signal which provides its power supply and a controlled gating circuit (12) comprised of two transmission gates (TG1, TG2). One (TG1) is connected to the line input signal IN the other (TG2) is connected to a reference voltage REF.
    Supply of the latch and turning on/of of the gating device are activated by STOBE and signals.
    Assuming the strobe is at a low level, e.g. at the ground potential, no current is supplied to the latch composed of four transistors (T1,T2,T3,T4), but the transmission gates (TG1 and TG2) are on, connecting OUTC to REF and OUT to IN.
    A latching operation between the cross coupled transistors (T1,T2,T3,T4) is started as soon as the strobe is pulled up. The latching operation is then completed when transmission gates (TG1 and TG2) are turned off (after a transit time of the strobe through the inverter T5/T6). The final state depends on the initial condition found on OUT (node A) and OUTC (node B). T1 turns on first, if IN and OUT are lower than REF and OUTC, and vice-versa.
    The nodes A and B are pulled quickly to the levels defined by REF and IN when the strobe is switched down, since the latch supply voltage is suppressed and transmission gates (TG1 and TG2) being turned on.

    摘要翻译： 一种高速高灵敏度接收机，包括地面之间的锁存器（11）和提供其电源的选通信号和由两个传输门（TG1，TG2）组成的受控选通电路（12）。 一个（TG1）连接到线路输入信号IN，另一个（TG2）连接到参考电压REF。 门控器的锁存和接通的供电由STOBE和@@@@@信号激活。 假设频闪处于低电平，例如 在地电位下，没有电流供给由四个晶体管（T1，T2，T3，T4）组成的锁存器，但是传输门（TG1和TG2）导通，将OUTC连接到REF，将OUT连接到IN。 一旦上升了闪光灯，就开始交叉耦合晶体管（T1，T2，T3，T4）之间的锁存操作。 当传输门（TG1和TG2）关闭（通过变频器T5 / T6选通的通行时间）后，锁存操作完成。 最终状态取决于OUT（节点A）和OUTC（节点B）上发现的初始条件。 如果IN和OUT低于REF和OUTC，则T1首先导通，反之亦然。 由于锁存电源电压被抑制并且传输门（TG1和TG2）导通，节点A和B被快速拉至由选通脉冲关闭时由REF和IN限定的电平。