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    Digital signal processing apparatus
    2.
    发明公开
    Digital signal processing apparatus 失效
    空值

    公开(公告)号：EP0690377A3

    公开(公告)日：1996-01-17

    申请号：EP95114934.3

    申请日：1989-02-17

    申请人： MITSUBISHI DENKI KABUSHIKI KAISHA

    发明人： Murakami, Tokumichi, c/o Mitsubishi Denki K. K. ,  Kamizawa, Koh, c/o Mitsubishi Denki K. K. ,  Kinjo, Naoto, c/o Mitsubishi Denki K. K.

    IPC分类号： G06F9/46

    CPC分类号： H04N19/433 ,  G06T7/223 ,  G06T2207/10016 ,  H04N19/30 ,  H04N19/43 ,  H04N19/61

    摘要： A digital signal processing apparatus which is used for the computation of coding image signals or the like and a motion compensative operation method which uses a digital signal processing apparatus. The apparatus comprises a plurality of signal processing means arranged in parallel and control means which assigns loads to the signal processing means so that the signal processing means have even computation volumes. Alternatively, an address generator is provided for each of data sets entered independently. An intermediate check is conducted during the computation for a block which involves a motion compensative operation.

    摘要翻译： 一种用于计算编码图像信号等的数字信号处理装置和使用数字信号处理装置的运动补偿运算方法。 该装置包括并行设置的多个信号处理装置和向信号处理装置分配负载的控制装置，使得信号处理装置具有均匀的计算量。 或者，为每个独立输入的数据集提供地址发生器。 在涉及运动补偿操作的块的计算期间进行中间检查。

    Digital signal processor
    3.
    发明公开
    Digital signal processor 失效
    数字信号处理器

    公开(公告)号：EP0551933A3

    公开(公告)日：1993-12-15

    申请号：EP93104197.4

    申请日：1988-06-01

    申请人： MITSUBISHI DENKI KABUSHIKI KAISHA

    发明人： Murakami, Tokumichi, c/o Mitsubishi Denki K. K. ,  Kamizawa, Koh, c/o Mitsubishi Denki K. K. ,  Katoh, Yoshiaki, c/o Mitsubishi Denki K. K. ,  Ohira, Hideo, c/o Mitsubishi Denki K. K. ,  Kameyama, Masatoshi, c/o Mitsubishi Denki K. K. ,  Kinjo, Naoto, c/o Mitsubishi Denki K. K.

    IPC分类号： G06F9/32 ,  G06F15/78

    CPC分类号： G06F7/575 ,  G06F9/30058 ,  G06F9/30094 ,  G06F9/345 ,  G06F9/355 ,  G06F9/3877 ,  G06F9/3885 ,  G06F13/28 ,  G06F15/7832 ,  G06F15/786 ,  G06F2207/3884

    摘要： A digital signal processor of a simple circuit configuration capable of implementing arithmetic processes and interruption processes efficiently in a reduced number of steps at a high processing speed. The digital signal processor comprises instruction execution pipeline stages including a stage in which data is read from a data memory and the data is applied to an arithmetic unit; an arithmetic unit for the execution stage, including a barrel shifter, a multiplier and an arithmetic and logic unit, a normalizing barrel shifter,, a round-off/accumulation adder, internal data memories and a DMA transfer bus for a write/accumulation stage, an address generating unit capable of parallel and two-dimensional generation of two inputs one output data memory addresses and a DMA control unit for controlling the two-dimensional data transfer through a DMA bus between the internal data memories and an external data memory for an instruction execution stage.

    摘要翻译： 一种简单电路结构的数字信号处理器，能够以高处理速度以较少的步骤有效地实现算术处理和中断处理。 数字信号处理器包括指令执行流水线级，该指令执行流水线级包括从数据存储器读取数据并将数据提供给算术单元的级; 用于执行阶段的算术单元，包括桶形移位器，乘法器和算术和逻辑单元，归一化桶形移位器，舍入/累加器，内部数据存储器和用于写/累积级的DMA传输总线 地址生成单元，其能够并行和二维地生成两个输入一个输出数据存储器地址;以及DMA控制单元，其用于通过内部数据存储器和外部数据存储器之间的DMA总线来控制二维数据传输， 指令执行阶段。

    Digital signal processor
    6.
    发明公开
    Digital signal processor 失效
    数字信号处理器

    公开(公告)号：EP0551931A2

    公开(公告)日：1993-07-21

    申请号：EP93104195.8

    申请日：1988-06-01

    申请人： MITSUBISHI DENKI KABUSHIKI KAISHA

    发明人： Murakami, Tokumichi, c/o Mitsubishi Denki K. K. ,  Kamizawa, Koh, c/o Mitsubishi Denki K. K. ,  Katoh, Yoshiaki, c/o Mitsubishi Denki K. K. ,  Ohira, Hideo, c/o Mitsubishi Denki K. K. ,  Kameyama, Masatoshi, c/o Mitsubishi Denki K. K. ,  Kinjo, Naoto, c/o Mitsubishi Denki K. K.

    IPC分类号： G06F15/78 ,  G06F9/26 ,  G06F9/36

    CPC分类号： G06F7/575 ,  G06F9/30058 ,  G06F9/30094 ,  G06F9/345 ,  G06F9/355 ,  G06F9/3877 ,  G06F9/3885 ,  G06F13/28 ,  G06F15/7832 ,  G06F15/786 ,  G06F2207/3884

    摘要： A digital signal processor of a simple circuit configuration capable of implementing arithmetic processes and interruption processes efficiently in a reduced number of steps at a high processing speed. The digital signal processor comprises instruction execution pipeline stages including a stage in which data is read from a data memory and the data is applied to an arithmetic unit; an arithmetic unit for the execution stage, including a barrel shifter, a multiplier and an arithmetic and logic unit, a normalizing barrel shifter, a round-off/accumulation adder, internal data memories and a DMA transfer bus for a write/accumulation stage, an address generating unit capable of parallel and two-dimensional generation of two inputs one output data memory addresses and a DMA control unit for controlling the two-dimensional data transfer through a DMA bus between the internal data memories and an external data memory for an instruction execution stage.

    摘要翻译： 一种简单电路结构的数字信号处理器，其能够以高处理速度以减少的步数有效地实现算术处理和中断处理。 数字信号处理器包括指令执行流水线级，包括从数据存储器读取数据并将数据应用于运算单元的阶段; 用于执行级的运算单元，包括桶形移位器，乘法器和算术和逻辑单元，归一化桶形移位器，舍入/累积加法器，用于写入/累加级的内部数据存储器和DMA传输总线， 地址产生单元，能够并行和二维地生成两个输入，一个输出数据存储器地址和用于控制通过内部数据存储器之间的DMA总线和用于指令的外部数据存储器的二维数据传输的DMA控制单元 执行阶段

    Digital signal processor
    9.
    发明公开
    Digital signal processor 失效
    数字信号处理器

    公开(公告)号：EP0551933A2

    公开(公告)日：1993-07-21

    申请号：EP93104197.4

    申请日：1988-06-01

    申请人： MITSUBISHI DENKI KABUSHIKI KAISHA

    发明人： Murakami, Tokumichi, c/o Mitsubishi Denki K. K. ,  Kamizawa, Koh, c/o Mitsubishi Denki K. K. ,  Katoh, Yoshiaki, c/o Mitsubishi Denki K. K. ,  Ohira, Hideo, c/o Mitsubishi Denki K. K. ,  Kameyama, Masatoshi, c/o Mitsubishi Denki K. K. ,  Kinjo, Naoto, c/o Mitsubishi Denki K. K.

    IPC分类号： G06F9/32 ,  G06F15/78

    CPC分类号： G06F7/575 ,  G06F9/30058 ,  G06F9/30094 ,  G06F9/345 ,  G06F9/355 ,  G06F9/3877 ,  G06F9/3885 ,  G06F13/28 ,  G06F15/7832 ,  G06F15/786 ,  G06F2207/3884

    摘要： A digital signal processor of a simple circuit configuration capable of implementing arithmetic processes and interruption processes efficiently in a reduced number of steps at a high processing speed. The digital signal processor comprises instruction execution pipeline stages including a stage in which data is read from a data memory and the data is applied to an arithmetic unit; an arithmetic unit for the execution stage, including a barrel shifter, a multiplier and an arithmetic and logic unit, a normalizing barrel shifter,, a round-off/accumulation adder, internal data memories and a DMA transfer bus for a write/accumulation stage, an address generating unit capable of parallel and two-dimensional generation of two inputs one output data memory addresses and a DMA control unit for controlling the two-dimensional data transfer through a DMA bus between the internal data memories and an external data memory for an instruction execution stage.

    摘要翻译： 一种简单电路结构的数字信号处理器，其能够以高处理速度以减少的步数有效地实现算术处理和中断处理。 数字信号处理器包括指令执行流水线级，包括从数据存储器读取数据并将数据应用于运算单元的阶段; 用于执行级的运算单元，包括桶形移位器，乘法器和算术和逻辑单元，归一化桶形移位器，舍入/累积加法器，内部数据存储器和用于写入/累加级的DMA传输总线 ，能够并行和二维地生成两个输入的地址生成单元，一个输出数据存储器地址和用于控制通过内部数据存储器之间的DMA总线和外部数据存储器的二维数据传输的DMA控制单元， 指令执行阶段。