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    Verification and generation of timing exceptions
    1.
    发明公开
    Verification and generation of timing exceptions 有权
    Überprüfungund Erzeugung von Zeitfehlern

    公开(公告)号：EP1916534A1

    公开(公告)日：2008-04-30

    申请号：EP06022162.9

    申请日：2006-10-23

    申请人： Onespin Solutions GmbH

    发明人： Müller-Brahms, Martin Dr. rer.

    IPC分类号： G01R31/3181 ,  G06F17/50

    CPC分类号： G01R31/31727 ,  G01R31/31725 ,  G06F17/5031 ,  G06F2217/84

    摘要： The invention relates to a method for verifying one or more exceptions in a logic circuit comprising the steps of: a first step of providing an initial representation of a logic circuit; a second step of indicating at least one exception for the logic circuit; a third step of introducing one or more potential malfunctions of the logic circuit related to the one or more exceptions into the representation of the logic circuit to produce a modified representation of the logic circuit; a fourth step of determining whether functional behaviour of the modified representation of the logic circuit differs from functional behaviour of the first representation of the logic circuit; and a fifth step of reporting a result relating to the difference in the functional behaviour of the modified representation of the logic circuit from the functional behaviour of the initial representation of the logic circuit.

    摘要翻译： 本发明涉及一种用于验证逻辑电路中的一个或多个异常的方法，包括以下步骤：提供逻辑电路的初始表示的第一步骤; 指示逻辑电路的至少一个异常的第二步骤; 将与所述一个或多个异常相关的逻辑电路的一个或多个潜在故障引入所述逻辑电路的表示以产生所述逻辑电路的修改表示的第三步骤; 确定逻辑电路的修改表示的功能行为与逻辑电路的第一表示的功能行为不同的第四步骤; 以及第五步骤，将与逻辑电路的修改表示的功能行为的差异与逻辑电路的初始表示的功能行为相关的结果报告。