公开(公告)号：EP1865551A2

公开(公告)日：2007-12-12

申请号：EP07108925.4

申请日：2007-05-25

申请人： S.O.I. TEC Silicon on Insulator Technologies

发明人： Hebras, Xavier

IPC分类号： H01L21/762

CPC分类号： H01L21/76254 ,  H01L21/26506

摘要： L'invention concerne un procédé de fabrication d'une hétérostructure comprenant au moins une première couche (102) en matériau semi-conducteur sur une deuxième couche (101) en un matériau différent de celui de la première couche. Pour empêcher des éléments du matériau semi-conducteur de diffuser dans la première couche (102) et dans les couches adjacentes en mode lacunaire, le procédé de l'invention comprend une étape d'enrichissement (S2) en défauts interstitiels (105a) de la première couche (102) de manière à limiter la diffusion en mode lacunaire des éléments de la première couche.

摘要翻译： 通过在第二层材料上提供具有第一半导体材料层的半导体结构来减少半导体结构制造过程中的空位扩散，其中半导体材料包括能够通过空位扩散机构扩散到第二层或相邻层中的元件; 并且将附加元素注入到第一层的半导体材料中，其量产生间隙缺陷以限制或防止元件到第二层的空位扩散。 还包括一种独立权利要求，该半导体结构包括在第二材料层上的第一半导体材料层，其中半导体材料包括能够通过空位扩散机构扩散到第二层或相邻层中的元件; 以及以一定量注入第一层的半导体材料的附加元素，以产生间隙缺陷以限制或防止元件进入第二层的空位扩散。