公开(公告)号：EP1291781A1

公开(公告)日：2003-03-12

申请号：EP02368096.0

申请日：2002-09-06

申请人： STMicroelectronics S.A.

发明人： Caranana, Joel

IPC分类号： G06F13/40 ,  H03K19/0948

CPC分类号： H03K19/01707 ,  G06F13/4077 ,  H03K5/151 ,  H03K19/00323

摘要： Une Interface de bus comportant un premier circuit basée sur une première paire de transistors (10, 20) de type opposés présentant une électrode de commande et une électrode commune destinée à fournir à premier potentiel de sortie (D+). Un second circuit comporte une seconde paire de transistors (30, 40) de type opposés au présent et qui présentant une électrode commune destinée à fournir un second potentiel (D-) commutant dans un sens inverse au précédent. Le dispositif comporte des premiers moyens de couplage capacitifs destinés à réinjecter une fraction du signal existant audit premier potentiel (D+) dans lesdites électrode de commandes de ladite seconde paire de transistors et des seconds moyens de couplage capacitifs destinés à réinjecter une fraction du signal existant audit second potentiel (D-) dans lesdites électrodes de commande de ladite première paire de transistor. On arrive ainsi à compenser les décalage de temps de montée et de descente des transistors de chaque paire.

摘要翻译： 总线接口包括基于相对类型（N或P型）的第一对晶体管（10,20）的第一电路，形成具有公共输出电位（D +）的驱动电极。 第二电路包括具有公共输出电位（D）的相反类型的晶体管（30,40）。 两个电路被耦合，使得处于第一电位的信号部分地连接到第二电位。 因此，这两个电位的上升和下降时间的转变得到了补偿。