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    Semiconductor device
    4.
    发明公开
    Semiconductor device 审中-公开
    Halbleiter-Vorrichtung

    公开(公告)号：EP1471642A1

    公开(公告)日：2004-10-27

    申请号：EP04090161.3

    申请日：2004-04-23

    申请人： NEC Electronics Corporation

    发明人： Suzuki, Yasufumi, c/o NEC Micro Systems, Ltd. ,  Tomita, Yasuhiro, c/o NEC Micro Systems, Ltd. ,  Kitazawa, Motoyasu, c/o NEC Electrons Corporation

    IPC分类号： H03K19/003 ,  H03K19/094 ,  H03K19/017

    CPC分类号： H03K19/01728 ,  H03K19/00315 ,  H03K19/01707 ,  H03K19/09429

    摘要： A semiconductor device including a tristate buffer circuit, which includes, on an output stage, at least a first transistor (P1) for pull-up driving and a second transistor (N1) for pull-down driving, in which, when a control signal (EN) is of a value indicating an enable state, an output is set to a high level or to a low level, depending on a data signal, and in which, when the control signal is of a value indicating a disable state, the first and second transistors are turned off to set a high impedance state of the output. The semiconductor device further includes a control unit (120, P6, P7) for performing control for speeding up the transition from the on-state to the off-state of the first transistor (P1) at the time of switching the control signal (EN) from the enable state to the disable state.

    摘要翻译： 控制电路（120）在将控制信号从使能状态切换到禁止状态期间控制从上拉驱动（P1）的导通状态转换到关断状态的加速，其中上拉晶体管和上拉 三态缓冲电路的下降晶体管（N1）被截止以使其输出为高阻抗状态。

    A low voltage differential to single-ended converter
    6.
    发明公开
    A low voltage differential to single-ended converter 有权
    具有差分输入和单个输出的低电压转换器

    公开(公告)号：EP1251640A3

    公开(公告)日：2003-08-27

    申请号：EP02252681.8

    申请日：2002-04-16

    申请人： Broadcom Corporation

    发明人： Kocaman, Namik

    IPC分类号： H03K19/0185 ,  H03K19/017 ,  H03K19/094

    CPC分类号： H03K19/018514 ,  H03K19/01707 ,  H03K19/09429

    摘要： Method and circuitry for converting a differential logic signal to a single-ended logic signal eliminate slower PMOS transistors and speed up the conversion process. In specific embodiments differential logic signals of the type employed in, for example, current-controlled complementary metal-oxide-semiconductor (C3MOS) logic are converted to single-ended rail-to-rail CMOS logic levels using a differential pair of NMOS transistors (M1,M2) with resistors (R1,R2) as load devices and an NMOS current source transistor (M3) that provides dynamically adjusted tail current.

    Circuit de commande de bus
    8.
    发明公开
    Circuit de commande de bus 审中-公开
    Bustreiberschaltung

    公开(公告)号：EP1291781A1

    公开(公告)日：2003-03-12

    申请号：EP02368096.0

    申请日：2002-09-06

    申请人： STMicroelectronics S.A.

    发明人： Caranana, Joel

    IPC分类号： G06F13/40 ,  H03K19/0948

    CPC分类号： H03K19/01707 ,  G06F13/4077 ,  H03K5/151 ,  H03K19/00323

    摘要： Une Interface de bus comportant un premier circuit basée sur une première paire de transistors (10, 20) de type opposés présentant une électrode de commande et une électrode commune destinée à fournir à premier potentiel de sortie (D+). Un second circuit comporte une seconde paire de transistors (30, 40) de type opposés au présent et qui présentant une électrode commune destinée à fournir un second potentiel (D-) commutant dans un sens inverse au précédent. Le dispositif comporte des premiers moyens de couplage capacitifs destinés à réinjecter une fraction du signal existant audit premier potentiel (D+) dans lesdites électrode de commandes de ladite seconde paire de transistors et des seconds moyens de couplage capacitifs destinés à réinjecter une fraction du signal existant audit second potentiel (D-) dans lesdites électrodes de commande de ladite première paire de transistor. On arrive ainsi à compenser les décalage de temps de montée et de descente des transistors de chaque paire.

    摘要翻译： 总线接口包括基于相对类型（N或P型）的第一对晶体管（10,20）的第一电路，形成具有公共输出电位（D +）的驱动电极。 第二电路包括具有公共输出电位（D）的相反类型的晶体管（30,40）。 两个电路被耦合，使得处于第一电位的信号部分地连接到第二电位。 因此，这两个电位的上升和下降时间的转变得到了补偿。

    HIGH SPEED DIGITAL BUFFER, DRIVER OR LEVEL SHIFTER CIRCUIT
    9.
    发明授权
    HIGH SPEED DIGITAL BUFFER, DRIVER OR LEVEL SHIFTER CIRCUIT 失效
    高速数字缓冲器，驱动器或电平移位电路

    公开(公告)号：EP0778999B1

    公开(公告)日：2002-04-17

    申请号：EP95928338.3

    申请日：1995-08-07

    申请人： Kaplinssky, Cecil H.

    发明人： Kaplinssky, Cecil H.

    IPC分类号： H03K5/153

    CPC分类号： H03K19/01707 ,  H03K5/153 ,  H03K19/0013 ,  H03K19/018521

    摘要： A buffer, driver, or level-shifting circuit having an input (IN) connected to signal inputs (51, 53) of a pair of comparators (41, 43) and an output (OUT) connected between a pair of pull-up and pull-down transistors (45, 47) controlled by the comparators. A first reference voltage applied to the reference input (55) of the comparator (41) controlling the pull-up transistor (45) is selected to be less than the nominal transition point of the circuit, while a second reference voltage applied to the reference input (53) of the comparator (43) controlling the pull-down transistor (47) is selected to be greater than the nominal transition point of the circuit, thereby allowing the circuit to recognize the beginning of the signal transitions on its input sooner.

    摘要翻译： 一个缓冲器，驱动器或电平移动电路，其具有连接到一对比较器（41,43）的信号输入端（51,53）的输入端（IN）和连接在一对上拉和下拉电路之间的输出端 由比较器控制的下拉晶体管（45,47）。 施加到控制上拉晶体管（45）的比较器（41）的参考输入（55）的第一参考电压被选择为小于电路的标称转换点，而施加到参考电压的第二参考电压 控制下拉晶体管（47）的比较器（43）的输入（53）被选择为大于电路的标称转换点，由此允许电路更快地识别其输入上的信号转变的开始。