公开(公告)号：EP0499061A1

公开(公告)日：1992-08-19

申请号：EP92100991.6

申请日：1992-01-22

申请人： Alcatel SEL Aktiengesellschaft

发明人： Kopp, Dieter

IPC分类号： H03K5/13

CPC分类号： H03K5/131 ,  H03K2005/0026

摘要： Die Erfindung betrifft eine Verzögerungsschaltung mit einstellbarer Verzögerungszeit für die Ausgabe eines aus mindestens einem Bit bestehenden Binärsignals. Sie zeichnet sich durch ein als FIFO (first-in, first-out) ausgebildetes Schieberegister (2) aus, in das in Abhängigkeit der gewünschten Verzögerungszeit Initialisierungsdaten eingeschrieben werden. Ferner wird ein Verfahren zur Verzögerung eines Binärsignals angegeben.

摘要翻译： 本发明涉及一种具有可调延迟时间的延迟电路，用于输出包括至少一个位的二进制信号。 其特征在于移位寄存器（2）被设计为FIFO（先进先出）系统，其中根据所需的延迟时间写入初始化数据。 此外，指示用于延迟二进制信号的方法。

公开(公告)号：EP0343537A2

公开(公告)日：1989-11-29

申请号：EP89109091.2

申请日：1989-05-19

申请人： ADVANTEST CORPORATION

发明人： Watanabe, Naoyoshi c/o Advantest Corporation

IPC分类号： H03K5/15 ,  H03K3/78 ,  G06F11/26

CPC分类号： G01R31/31937 ,  G01R31/31922 ,  H03K3/78 ,  H03K5/131 ,  H03K2005/00247 ,  H03K2005/0026

摘要： A timing generator for generating arbitrarily delayed pulses, in which, upon each readout of period data from a period data memory (21), a computing section (25) subtracts its accumulated value from delay data read out of a delay data memory (22) and upon inversion of the sign of the subtracted value, the immediately preceding subtracted value is provided to a delayed pulse generator (26), which generates a pulse at the timing corresponding to the subtracted value applied thereto.

摘要翻译： 一种定时发生器，用于产生任意延迟的脉冲，其中，每当从周期数据存储器（21）读出周期数据时，计算部分（25）从延迟数据存储器（22）读出的延迟数据中减去其累加值， 并且在相减值的符号反转之后，将紧前的减法值提供给延迟脉冲发生器（26），该延迟脉冲发生器在与施加的相减值相对应的定时产生脉冲。

公开(公告)号：EP0136206B1

公开(公告)日：1988-03-30

申请号：EP84401609.7

申请日：1984-08-01

申请人： FAIRCHILD CAMERA & INSTRUMENT CORPORATION

发明人： Schinabeck, John

IPC分类号： G01R31/28

CPC分类号： G01R31/31935 ,  G01R31/31713 ,  G01R31/3191 ,  G01R31/31922 ,  G01R31/31924 ,  G01R31/31926 ,  G01R31/31928 ,  G01R31/31937 ,  G11C7/22 ,  H03K5/131 ,  H03K5/14 ,  H03K2005/00247 ,  H03K2005/00254 ,  H03K2005/0026

摘要： A timing subsystem 10 including several test period generators for supplying a variety of timing signals to a device under test. Major, minor, and free-run period generators each supply various timing signals to a multiplexer 18, which selectively connects the timing signals to timing generators 20. A central processing unit 28 supplies data to the period generators and timing generators to define their respective timing signals. Timing signals generated by the major period generator 12 define the overall testing rate. The minor period generator 14 generates multiple timing signals within the periods of the major clock signals to permit higher clock rates. Timing signals that are independent of the major clock periods are generated by the free-run period generator 16. An external synchronizer circuit 26 provides a feedback loop from the device under test 22 to the major period generator. A reference driver trigger delay circuit 27 provides means for calibrating the timing generators. Each of the three period generators includes two interconnected timing interval generators 30 and 40 that alternately generate overlapping timing signals. Each timing interval generator includes a stop-restart oscillator 32, a counter 34, and a delay-line vernier 36. Upon the receipt of a start signal, the oscillator stops and restarts to align its clock pulses to the start signal. The oscillator output clocks the counter, which supplies a signal to the vernier when a preselected number is reached. The vernier delays the counter signal by a preselected delay and issus a signal that designates the end of the period.

公开(公告)号：EP0136205A1

公开(公告)日：1985-04-03

申请号：EP84401608.9

申请日：1984-08-01

申请人： FAIRCHILD CAMERA & INSTRUMENT CORPORATION

发明人： Schinabeck, John ,  Murdock, James R.

IPC分类号： G01R31/28

CPC分类号： G01R31/31935 ,  G01R31/31713 ,  G01R31/3191 ,  G01R31/31922 ,  G01R31/31924 ,  G01R31/31926 ,  G01R31/31928 ,  G01R31/31937 ,  G11C7/22 ,  H03K5/131 ,  H03K5/14 ,  H03K2005/00247 ,  H03K2005/00254 ,  H03K2005/0026

摘要： A plurality of test signal applying and monitoring circuits are coupled to pins of an electronic device being tested to force test stimuli signals onto input pins of the device under test. The response signals are monitored while the device is being tested. Each test signal applying and monitoring circuit includes a node to be coupled to a pin of the device under test, a digitally programmed source for supplying a test signal connectable to the node by a first switch, and a comparison circuit connected to the node by a second switch for indicating the relative amplitude of the response signal with respect to a programmed reference level. The digitally programmed source is included for providing gated voltage-current crossover forcing functions during functional testing to minimize the disturbance when the device being tested is connected and to protect out of tolerance devices. Progammable voltage and current values define a pass window to assure a non-ambiguous go/no-go result during testing. Other features are also disclosed.

摘要翻译： 的测试信号施加和监测电路耦合到电子装置的销的多个被测试以迫使测试激励下测试信号到该装置的输入引脚。 当所述设备被测试的响应信号受到监控。 施加和监测电路中的每个测试信号包括节点被耦合到所述被测装置的销，一个数字编程源用于通过第一开关供给的测试信号连接到所述节点，和一个比较电路由连接到节点 用于相对于编程的参考电平指示响应信号的相对幅度第二开关。 的数字编程的源包括用于功能测试期间提供门控电压 - 电流交叉强制功能当被测试的设备被连接，以最小化干扰，并保护超出公差装置。 Progammable电压和电流值确定合适的窗口，以确保一个nonambiguous合格/去测试期间产生的。 其他功能使游离缺失盘。

公开(公告)号：EP0217122B1

公开(公告)日：1991-06-05

申请号：EP86111744.8

申请日：1986-08-25

申请人： SIEMENS AKTIENGESELLSCHAFT

发明人： Mattausch, Hans Jürgen, Dr.

IPC分类号： H03K5/13

CPC分类号： H03K5/131 ,  H03K2005/00195 ,  H03K2005/00247 ,  H03K2005/0026

公开(公告)号：EP0136204B1

公开(公告)日：1988-04-06

申请号：EP84401606.3

申请日：1984-08-01

申请人： FAIRCHILD CAMERA & INSTRUMENT CORPORATION

发明人： Herlein, Richard F.

IPC分类号： G01R31/28

CPC分类号： G01R31/31935 ,  G01R31/31713 ,  G01R31/3191 ,  G01R31/31922 ,  G01R31/31924 ,  G01R31/31926 ,  G01R31/31928 ,  G01R31/31937 ,  G11C7/22 ,  H03K5/131 ,  H03K5/14 ,  H03K2005/00247 ,  H03K2005/00254 ,  H03K2005/0026

摘要： A timing subsystem 10 including several test period generators for supplying a variety of timing signals to a device under test. Major, minor, and free-run period generators each supply various timing signals to a multiplexer 18, which selectively connects the timing signals to timing generators 20. A central processing unit 28 supplies data to the period generators and timing generators to define their respective timing signals. Timing signals generated by the major period generator 12 define the overall testing rate. The minor period generator 14 generates multiple timing signals within the periods of the major clock signals to permit higher clock rates. Timing signals that are independent of the major clock periods are generated by the free-run period generator 16. An external synchronizer circuit 26 provides a feedback loop from the device under test 22 to the major period generator. A reference driver trigger delay circuit 27 provides means for calibrating the timing generators. Each of the three period generators includes two interconnected timing interval generators 30 and 40 that alternately generate overlapping timing signals. Each timing interval generator includes a stop-restart oscillator 32, a counter 34, and a delay-line vernier 36. Upon the receipt of a start signal, the oscillator stops and restarts to align its clock pulses to the start signal. The oscillator output clocks the counter, which supplies a signal to the vernier when a preselected number is reached. The vernier delays the counter signal by a preselected delay and issus a signal that designates the end of the period.

公开(公告)号：EP0217122A1

公开(公告)日：1987-04-08

申请号：EP86111744.8

申请日：1986-08-25

申请人： SIEMENS AKTIENGESELLSCHAFT

发明人： Mattausch, Hans Jürgen, Dr.

IPC分类号： H03K5/13

CPC分类号： H03K5/131 ,  H03K2005/00195 ,  H03K2005/00247 ,  H03K2005/0026

摘要： In einer Schaltungsanordnung zur variabel einstellbaren Verzögerung digitaler Signale soll eine matrixförmige Speicheranordnung (SP) verwendet werden bei der als Speicherelemente Kippglieder in Form von zwei miteinander rückgekoppelten Invertem vorgesehen sind; welche die Daten zwischen einer Schreibbitleitung (b s ) und einer Lesebitleitung - (b,) übertragen, wobei dazu die Steuerung über Schreibwortleitungen (w s ) bzw. der Lesewortleitungen (w 1 ) erfolgt, welche von einem Zeilenwähler - (P,...P n ) angesteuert werden der vom Eingangsdatentakt taktgesteuert, kontinuierlich fortschaltbar und jederzeit rücksetzbar ist und je zwei in der phase gegeneinander versetzte Signalausgänge je wählschritt aufweist. Über eine Datenleitung (D i ) werden die zu verzögernden Daten der Speicheranordnung - (SP) zugeführt. Eine Auswahleinrichtung (AUS) zum Auswählen der Spalten (Z,...Z m ) der Speicheranordnung (SP) ist zwischen zwei benachbarten Spalten umschaltbar und wird durch einen Teil eines externen Verzögerungszeit-Einstelldatenwortes - (V N+1 ...V s ) und einem Steuersignal (ST) von (EST) gesteuert und gibt an einem Ausgang (D o die verzögerten Datensignale aus. Eine Datentaktgesteuerte Einstell-und Steuereinrichtung (EST) generiert aus einem Verzögerungs-Eingstelldatenwort - (V 1 ......V S ) ein Rückstellsignal ( RESET ) für die Speicheranordnung (SP) und ein Steuersignal (ST) für die Auswahleinrichtung (AUS). Durch ein externes Rücksetzsignal (RESET) können die Speicheranordnung (SP) und die Einstell-und Steuereinrichtung (EST) unmittelbar zurückgesetzt werden.

摘要翻译： 在用于数字信号的可变地调节延迟的电路装置，在作为存储元件所提供的触发器一起使用两种反彼此耦合的反相器，其中发送的写入位线（BS）和读取位线（B1）之间的数据的形式的矩阵状的存储器装置（SP）， 其中，过写入字线的控制（WS）或读出字线（W1）中进行时，其通过线选择器（P1 ... Pn）的驱动时钟控制所输入的数据时钟连续地前进和总是复位，并给各两个相位彼此的 具有信号输出各选择步骤。 经由数据线（DI）被延迟的存储装置（SP）被提供的数据。 用于选择存储装置（SP）的列（Z1 ...的Zm）的选择装置（AUS）是两个相邻列之间切换，并通过一个外部的延迟时间Einstelldatenwortes（VN + 1 ... VS）的一部分形成，并且（一个控制信号 ST）（受控EST），并且在输出端输出（执行延迟的数据信号。一个数据时钟控制的设置和控制装置（EST）从延迟Eingstelldatenwort（V1 ...... VS）的复位信号（所产生的??? ??）（用于存储器阵列SP）和用于选择的控制信号（ST）（AUS）装置中。外部复位信号（RESET），存储器装置（SP），并且设定和控制装置（EST）被立即复位。

公开(公告)号：EP0213584A2

公开(公告)日：1987-03-11

申请号：EP86111735.6

申请日：1986-08-25

申请人： SIEMENS AKTIENGESELLSCHAFT

发明人： Mattausch, Hans Jürgen, Dr.

IPC分类号： H03K5/13

CPC分类号： H03K5/131 ,  H03K2005/00195 ,  H03K2005/00247 ,  H03K2005/0026

摘要： Eine Schaltungsanordnung mit einer matrixförmigen Speicheranordnung zur variabel einstellbaren Verzögerung digitaler Signale, in weicher Schaltungsanordnung eine Auswahleinrichtung - (AUS) zum Auswählen von Spalten der Speicheranordnung (SP) vorgesehen ist, die zwischen zwei ausgewählten benachbarten Spalten umschaltbar ist und der ein Teil eines externen Verzögerungszeit-Einstelldatenwortes zur Auswahl dieser Spalten zuführbar ist. Zum Umschalten ist zwischen den beiden benachbarten Spalten eine dynamische Umschaltung mittels eines zugeführten Steuersignals (ST) vorgesehen. Eine Einstell-und Steuereinreichtung (EST) ist vorgesehen, der das gesamte externe Verzögerungszeit-Einstelldatenwort zugeführt wird, die ein Rückstellsignal ( ) für die Speicheranordnung (SP) und das Steuersignal (ST) für die Auswahleinrichtung (AUS) erzeugt und der ein externes Rücksetzsignal (RESET) über einen Rücksetzeingang zugeführt, wird welches dazu benutzt wird, die Einstell-und Steuereinrichtung (EST) unmittelbar und die Speicheranordnung (SP) mittelbar rückzustellen. Die Speicheranordnung (SP) weist einen Dateneingang (D,) auf, über den die zu verzögernden Datensignale eingebbar sind. Die Auswahleinrichtung (AUS) weist einen Datenausgang - (D o ) auf, über den die verzögerten Datensignale ausgebbar sind. Die Auswahleinrichtung (AUS) ist mit Dateneingängen (E,...E M ) mit Datenausgängen - (Z,...Z M ) der Speicheranordnung (SP) verbunden, und die Einstell-und Steuereinrichtung (EST) ist datentaktgesteuert.

摘要翻译： 具有用于数字信号的可变地调节延迟的矩阵状的存储器装置的电路装置，其中电路装置，一选择装置（SP）被用于选择存储装置，这是两个选择的相邻列和其外部的延迟时间Einstelldatenwortes的部分之间可切换的列提供（AUS） 被用于选择这些列供给。 为了通过一个提供的控制信号（ST）的装置动态开关的两个相邻列之间切换设置。 的设置和Steuereinreichtung（EST）被提供，其整个外延迟时间Einstelldatenwort被提供给复位信号??????）（用于存储器阵列SP）和用于选择的控制信号（ST）装置产生（AUS） 并供给到通过复位输入，它被用来设定和控制装置（EST）和立即复位所述存储器装置（SP）间接外部复位信号（RESET）。 存储器装置（SP）具有数据输入（D1），通过该被延迟的数据信号可被输入。 选择装置（AUS）具有数据输出（DO），通过该延迟的数据信号可以被输出。 选择装置（AUS）上设置有与连接到所述存储器装置（SP），并且设定和控制装置（EST）数据输出（Z1 ... ZM）的数据输入（E1 ... EM）是数据时钟控制的。

公开(公告)号：EP0729671A1

公开(公告)日：1996-09-04

申请号：EP95929185.0

申请日：1995-09-06

申请人： PHILIPS ELECTRONICS N.V.

发明人： PENNING DE VRIES, Hendricus, Theodorus, Gerard, M

IPC分类号： H03K5 ,  H04J3

CPC分类号： H03K5/14 ,  H03K5/131 ,  H03K2005/0026 ,  H04J3/062

摘要： In a delay element (2) according to the prior art, comprising a FIFO (2) it is only possible to obtain a delay value which is equal to an integer number of symbol periods. By using a phase shifter (8) for obtaining an arbitrary phase shift between a write control signal controlling a write operation of the FIFO memory and a read control signal controlling a read operation of the FIFO memory, a delay value being not an integer value of the symbol period can be obtained.

公开(公告)号：EP0393716A2

公开(公告)日：1990-10-24

申请号：EP90107577.0

申请日：1990-04-20

申请人： SANYO ELECTRIC CO., LTD.

发明人： Tanno, Masaya ,  Onaya, Masato

IPC分类号： H03K5/13 ,  G10H1/00

CPC分类号： H03K5/135 ,  H03K2005/00247 ,  H03K2005/0026 ,  H03K2005/00267 ,  H03K2005/00273

摘要： A delay circuit includes a memory (4) addresses of which is designated by a counter (6) incremented in response to each clock signal from an initial value set by an initial value setting circuit (7) to an end value. A digital signal is written into an address as designated and read and converted into an analog signal to be outputted at an output terminal through a buffer amplifier (13). A delay time is determined by the writing timing and the reading timing of the digital signal. If the delay time is to be varied in the course of a delaying operation, a further initial value is set in the counter. A control signal for returning the counter to the initial value is generated by a first signal generating circuit (9) when the end value is reached and a setting completion signal is generated by a second signal generating circuit (11) when a setting of the further initial value is completed, and in response to both the signals, a muting signal is generated by a muting signal generating circuit, whereby the buffer amplifier mutes the output signal in response to the muting signal to prevent a noise due to random data from occurring at the output terminal.

摘要翻译： 延迟电路包括由计数器（6）指定的存储器（4）的地址，该计数器（6）响应于每个时钟信号从由初始值设置电路（7）设置的初始值增加到结束值而递增。 数字信号被写入指定的地址并读取并转换成模拟信号，以通过缓冲放大器（13）在输出端输出。 延迟时间由数字信号的写入时间和读取时间决定。 如果延迟时间要在延迟操作过程中改变，则在计数器中设置另一个初始值。 当达到最终值时，用于使计数器返回初始值的控制信号由第一信号发生电路（9）产生，并且当第二信号发生电路（11）进一步设置时由第二信号发生电路（11）产生设置完成信号 初始值完成，并且响应于这两个信号，通过屏蔽信号生成电路生成屏蔽信号，由此缓冲放大器响应于屏蔽信号静音输出信号，以防止由于随机数据出现在 输出端子。