公开(公告)号：KR102229962B1

公开(公告)日：2021-03-18

申请号：KR1020140063152A

申请日：2014-05-26

Applicant: 가부시키가이샤 한도오따이 에네루기 켄큐쇼

Inventor： 히로키 이노우에 ,  다카노리 마츠자키 ,  도모아키 아츠미

IPC: G11C11/4096 ,  G11C11/405

CPC classification number: G11C11/403 ,  G11C11/4076 ,  G11C11/4094

Abstract: 오판독을 방지할 수 있는 반도체 장치를 제공한다.
제1 트랜지스터(101), P형의 제2 트랜지스터(102) 및 제3 트랜지스터(105)를 갖는 메모리 셀에 있어서, 데이터의 기입 시에는, 배선(113)의 전위를 VDD 또는 GND로 한다. 스탠바이 기간에는 배선(113)의 전위는 GND로 한다. 데이터를 판독하는 동작은, 배선(113)을 전위 GND로 프리차지하여, 부유 상태로 하고, 배선(114)을 전위 (VDD-α)로 한 뒤, 제3 트랜지스터(105)를 온으로 한다. 제2 트랜지스터(102)의 게이트(노드(104))의 전위가, 스탠바이 기간 중에 VDD보다 ΔV
MAX 만큼 저하되어도, 확실하게 제2 트랜지스터(102)가 오프가 되도록 α를 설정한다. 즉, Vth+ΔV
MAX