電子部品収納パッケージ及び電子部品の収容方法

    公开(公告)号:JP2020001825A

    公开(公告)日:2020-01-09

    申请号:JP2019078285

    申请日:2019-04-17

    Abstract: 【課題】ダイアタッチフィルムなどの粘着性フィルムが貼り付けられた状態の電子部品を収容することが可能な電子部品収納パッケージを提供する。 【解決手段】電子部品を収容するための貫通孔11を有するキャリアテープ10と、キャリアテープ10に接着され、キャリアテープ10よりも剛性の低いベースフィルム20と、ベースフィルム20の表面に形成され、貫通孔11に露出する離型層21とを備える。本発明によれば、粘着性フィルムが貼り付けられた状態の電子部品であっても、粘着性フィルムと離型層21が接するよう、キャリアテープ10の貫通孔11に収容することにより、粘着性フィルムの貼り付きを防止することができる。しかも、電子部品を支えるベースフィルム20は、キャリアテープ10よりも剛性が低いことから、ベースフィルム20を介して電子部品を押し上げることにより、電子部品を容易に取り出すこともできる。 【選択図】図1

    薄膜キャパシタ
    4.
    发明专利

    公开(公告)号:JP2019179794A

    公开(公告)日:2019-10-17

    申请号:JP2018067038

    申请日:2018-03-30

    Abstract: 【課題】クラックの抑制が図られた薄膜キャパシタを提供する。 【解決手段】薄膜キャパシタ10において、基材20の線膨張係数CTE1、容量部30の線膨張係数CTE2、および、バリア層40の線膨張係数CTE3に関し、CTE1>CTE2>CTE3の関係が満たされている。このような関係が満たされる場合に、成膜温度からの降温時において、薄膜キャパシタ10の容量部30に生じるクラックが抑制され、かつ、バリア層40に生じるクラックも抑制されることを発明者らは新たに見出した。 【選択図】図1

    薄膜電子部品搭載基板及びその製造方法

    公开(公告)号:JP2020136588A

    公开(公告)日:2020-08-31

    申请号:JP2019031225

    申请日:2019-02-25

    Abstract: 【課題】回路基板の最表層に薄膜電子部品が搭載されてなる薄膜電子部品搭載基板を提供する。 【解決手段】薄膜電子部品搭載基板1は、最表層11に形成されたランドパターン12A,12Bを有する回路基板10と、回路基板10の最表層11に搭載された薄膜電子部品20と、ランドパターン12A,12B及び薄膜電子部品20を覆うよう、回路基板10の最表層11に形成された絶縁樹脂層13と、絶縁樹脂層13に形成された開口部13A,13Bを介して、ランドパターン12A,12Bと薄膜電子部品20の端子電極21A,21Bを相互に接続する導電材14A,14Bとを備える。これによれば、回路基板10の最表層11に薄膜電子部品20をフェイスアップ方式で搭載しつつ、薄膜電子部品20の端子電極21A,21Bとランドパターン12A,12Bを正しく接続することが可能となる。 【選択図】図1

    電子部品パッケージおよび電子部品収納ケース

    公开(公告)号:JP2019206364A

    公开(公告)日:2019-12-05

    申请号:JP2018102469

    申请日:2018-05-29

    Abstract: 【課題】ケース内での電子部品の移動を抑制する。 【解決手段】電子部品パッケージ1は、一対の主面である第1主面21と第2主面22とを有し、第1主面21に複数の収納凹部20が設けられ、収納凹部20の底面または当該底面よりも第2主面22側に、着磁された磁界形成層31を有する、収納ケース2(電子部品収納ケース)と、収納凹部20に収容される、磁性体を含んでいる電子部品3と、を有する。 【選択図】図1

    電子部品内蔵基板及び基板実装構造体

    公开(公告)号:JP2018133363A

    公开(公告)日:2018-08-23

    申请号:JP2017024160

    申请日:2017-02-13

    Abstract: 【課題】電子部品の接続信頼性の低下を抑制する。 【解決手段】電子部品内蔵基板1は、基板10と、基板10に内蔵され、第1主面10A側に設けられた第1端子21、第2主面10B側に設けられた第2端子22、及び容量部23を有する電子部品20と、基板10に含まれる絶縁層11内に形成され、第1端子21と電気的に接続される第1ビア導体33と、基板10に含まれる絶縁層11内に形成され、第2端子22と電気的に接続される第2ビア導体34と、を有し、第1端子21の数N1と第2端子22の数N2とは、N1>N2を満たし、第1ビア導体33と第1端子21との接地面積S1と、第2ビア導体34と第2端子22の端面との接地面積S2と、は、S1≦S2を満たす。 【選択図】図1

    薄膜キャパシタ及びこれを内蔵する回路基板、並びに、薄膜キャパシタの製造方法

    公开(公告)号:JP2021129002A

    公开(公告)日:2021-09-02

    申请号:JP2020022265

    申请日:2020-02-13

    Abstract: 【課題】絶縁樹脂層に対する密着性を高める。 【解決手段】薄膜キャパシタ1は、下部電極層10と上部電極層20の間に配置された誘電体層30を備え、下部電極層10は、第1及び第2の金属層11,12を含む。第1の金属層11の表面11aは、表面11bよりも表面粗さが大きい。第2の金属層12には表面11aの表面性が反映されている。このように、第2の金属層12の厚さは、表面11aの表面性を反映する程度に薄く設定されていることから、第2の金属層12を粗面化処理することなく、絶縁樹脂層に対する密着性を高めることが可能となる。しかも、第2の金属層12が非常に薄いことから、全体の厚みの増加も最小限に抑えられる。 【選択図】図1

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