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    集積回路におけるセルフテスト回路およびデータ処理回路
    1.
    发明专利
    集積回路におけるセルフテスト回路およびデータ処理回路 审中-公开
    自测电路和在集成电路中的数据处理电路

    公开(公告)号：JP2017015597A

    公开(公告)日：2017-01-19

    申请号：JP2015133726

    申请日：2015-07-02

    Applicant: 株式会社リコー

    Inventor： 植草 茂

    IPC: H01L21/822 ,  H01L27/04 ,  G01R31/28

    CPC classification number: G01R31/31727 ,  G01R31/31723 ,  G01R31/3187

    Abstract: 【課題】回路をテスト動作モードに切り替えずに、回路を駆動するクロック速度を最高速度から落とすことなく、高い故障検出率を維持しながら、回路内の各FFの故障検出が可能な集積回路におけるセルフテスト回路を提供する。 【解決手段】1/N周期ずつ位相シフトされた第1位相から第N位相をそれぞれ有する同一周期のN個のクロック信号を含む多相クロック信号によって駆動される集積回路におけるセルフテスト回路10は、パラレル形式の入力テストデータ120をN並列にシリアル変換し、N並列出力される各ビットを、第1位相から第N位相までの各位相に対応するタイミングでシリアル出力信号152として冗長遅延量だけ遅延出力するシリアル化回路6と、4つの位相の各々に対応するタイミングに同期して、シリアル出力信号152を、N並列ビット列として取り込んで論理テストを行う論理テスト回路2と、を具備する。 【選択図】図2

    Abstract translation: 没有电路切换到操作的测试模式中，在不降低时钟速度从最大速度驱动电路，同时保持高的故障覆盖率A，故障检测是可能的集成电路电路中每个FF 以提供自测试电路。 自检电路10在分别与所述N个相位同期的N个时钟信号由所述多相位时钟信号包括1 / N周期由相移的第一阶段驱动集成电路， 并行格式到串变换成N个并行的120输入测试数据，每个位为N个并行输出端，冗余延迟量作为在对应于所述第一阶段的每个阶段的定时串行输出信号152，直到N个相位延迟 用于输出，同步地对应于每个四个阶段的定时，包括一串行输出信号152，逻辑测试电路2用于执行逻辑测试的串联电路6被取为N个并行位序列，使用。 .The

    試験回路および試験回路の制御方法
    3.
    发明专利
    試験回路および試験回路の制御方法 有权
    用于控制测试电路的测试电路和方法

    公开(公告)号：JP2016125850A

    公开(公告)日：2016-07-11

    申请号：JP2014264678

    申请日：2014-12-26

    Applicant: 富士通株式会社

    Inventor： 押山 元 ,  盛山 修 ,  式部 剛広 ,  千代延 昭宏 ,  山崎 巌

    IPC: G01R31/02 ,  H01L21/822 ,  H01L27/04 ,  G01R31/28

    CPC classification number: G01R31/3177 ,  G01R31/31727 ,  G01R31/318513

    Abstract: 【課題】 半導体装置の歩留まりを向上する。 【解決手段】 試験回路は、第1の半導体チップに設けられ、試験クロックを受ける試験クロック端子と、第1の半導体チップと第2の半導体チップとの間に配置され、試験クロックを第1の半導体チップから第2の半導体チップに伝達する複数のクロック経路と、第2の半導体チップに設けられ、試験クロックを用いて第2の半導体チップを試験する試験部と、第2の半導体チップに設けられ、複数の第1のクロック経路を介してそれぞれ受ける試験クロックを検出するクロック検出部と、第2の半導体チップに設けられ、複数のクロック経路のうち、クロック検出部が検出した試験クロックを伝達するクロック経路を試験クロック経路として選択し、第2の半導体チップが試験される際に、試験クロック経路を介して伝達される試験クロックを試験部に供給するクロック経路選択部とを有する。 【選択図】 図1

    Abstract translation: 要解决的问题：提高半导体器件的产量。解决方案：该测试电路具有：测试时钟端子，用于接收测试时钟并提供在第一半导体芯片中; 用于将测试时钟从第一半导体芯片传送到第二半导体芯片并设置在第一半导体芯片和第二半导体芯片之间的多个时钟路径; 测试单元，用于使用测试时钟测试第二半导体芯片，并设置在第二半导体芯片中; 时钟检测单元，用于检测经由多个第一时钟路径中的每一个接收并被提供在第二半导体芯片中的测试时钟; 以及时钟路径选择单元，设置在所述第二半导体芯片中，用于选择所述多个时钟路径中的时钟路径，所述时钟路径将由所述时钟检测单元检测到的测试时钟传送为测试时钟路径，并提供传送的测试时钟 当测试第二个半导体芯片时，通过测试时钟路径到测试单元。选择图：图1

    Semiconductor device
    5.
    发明专利
    Semiconductor device 审中-公开
    半导体器件

    公开(公告)号：JP2012252733A

    公开(公告)日：2012-12-20

    申请号：JP2011122582

    申请日：2011-05-31

    Applicant: Elpida Memory Inc ,  エルピーダメモリ株式会社

    Inventor： KODAMA TAKUYO

    IPC: G11C29/06

    CPC classification number: G11C11/4076 ,  G01R31/31727 ,  G11C7/04 ,  G11C7/10 ,  G11C7/222 ,  G11C29/006 ,  G11C29/06 ,  G11C29/12015

    Abstract: PROBLEM TO BE SOLVED: To prevent NBTI deterioration of a clock tree wiring in a wafer-level burn-in test.SOLUTION: A semiconductor device includes: a delay line 24a for generating an internal clock signal DLLCLK in normal operation and stopping generating the internal clock signal DLLCLK in wafer-level burn-in test; clock tree wiring 25 for transmitting an internal clock signal LCLK; and selectors 51, 24b for supplying a self-refresh timing signal SLF as a dummy clock signal to the clock tree wiring 25 in wafer-level burn-in test. Since the dummy clock signal is supplied in wafer-level burn-in test, the NBTI deterioration of the clock tree wiring due to the wafer-level burn-in test can be prevented.

    Abstract translation: 要解决的问题：为了防止晶片级老化测试中时钟树布线的NBTI恶化。 解决方案：半导体器件包括：延迟线24a，用于在正常操作中产生内部时钟信号DLLCLK，并在晶片级老化测试中停止产生内部时钟信号DLLCLK; 用于发送内部时钟信号LCLK的时钟树布线25; 以及用于在晶片级老化测试中向时钟树布线25提供自刷新定时信号SLF作为虚拟时钟信号的选择器51,224。 由于在晶片级老化试验中提供虚拟时钟信号，因此可以防止由于晶片级老化试验引起的时钟树布线的NBTI劣化。 版权所有（C）2013，JPO＆INPIT

    試験装置および試験方法
    8.
    发明专利
    試験装置および試験方法 审中-公开

    公开(公告)号：JPWO2010021131A1

    公开(公告)日：2012-01-26

    申请号：JP2010525596

    申请日：2009-08-19

    Applicant: 株式会社アドバンテスト

    Inventor： 秀介 寒竹 ,  秀介 寒竹

    IPC: G01R31/28

    CPC classification number: G01R31/31726 ,  G01R31/31725 ,  G01R31/31727

    Abstract: 互いに非同期に動作する複数のブロックを有する被試験デバイスを試験する試験装置において、複数のブロックのそれぞれに対応して設けられた複数のドメイン試験ユニットと、複数のドメイン試験ユニットを制御する本体ユニットとを備え、本体ユニットは、複数のドメイン試験ユニットのそれぞれに供給する基準動作クロックを生成する基準動作クロック生成部と複数のドメイン試験ユニットのそれぞれに対して試験の開始を指示する試験開始信号を生成する試験開始信号生成部とを有し、複数のドメイン試験ユニットのそれぞれは、基準動作クロックに基づいて試験クロックを生成する試験クロック生成部を有し、試験クロック生成部によって得られた試験クロックに基づいて対応する複数のブロックのそれぞれを試験する試験信号を生成し、複数のドメイン試験ユニットのそれぞれは、試験開始信号を受け取ったことを条件として、試験信号の生成を開始する。

    Clock generating circuit including self-test circuit
    9.
    发明专利
    Clock generating circuit including self-test circuit 有权
    时钟发生电路，包括自检电路

    公开(公告)号：JP2010130607A

    公开(公告)日：2010-06-10

    申请号：JP2008305932

    申请日：2008-12-01

    Applicant: Fujitsu Ltd ,  富士通株式会社

    Inventor： KONDO MASAFUMI

    IPC: H03L7/095 ,  H03K3/03 ,  H03L7/08

    CPC classification number: H03L7/0995 ,  G01R31/31727 ,  H03K3/0315 ,  H03K5/133 ,  H03K5/1504 ,  H03K2005/00026 ,  H03L7/0812 ,  H03L7/0891 ,  H03L7/0996

    Abstract: PROBLEM TO BE SOLVED: To provide a clock generating circuit including a self-test circuit capable of checking whether variations in the phases of clocks lie within the allowable range. SOLUTION: A clock generating circuit includes a clock-generating unit 20 for generating a plurality of clocks having predetermined phase differences, respectively, from the phase of a reference clock; and a self-test circuit BIST for measuring phase differences of a pair of clocks whose phases are adjacent, among the plurality of clocks, respectively, in an operation test. The self-test circuit then includes: a clock-selecting circuit SEL for selecting a pair of clocks from among the plurality of clocks; a phase-detecting circuit PFD for repeatedly generating a phase difference pulse signal UP, having a pulse width corresponding to a phase difference between the selected pair of clocks; a test signal generating circuit for generating a test signal N2, having a frequency proportional to the pulse width of the phase difference pulse signal and lower than that of the phase difference pulse signal; and a counter 12 for counting the number of pulses of the test signal within a reference period and outputting a relevant count value CNT. COPYRIGHT: (C)2010,JPO&INPIT

    Abstract translation: 要解决的问题：提供一种时钟发生电路，其包括能够检查时钟相位的变化在允许范围内的自检电路。 时钟发生电路包括：时钟产生单元20，用于分别从参考时钟的相位产生具有预定相位差的多个时钟; 以及用于在操作测试中分别在多个时钟中测量相位相邻的一对时钟的相位差的自检电路BIST。 然后，自检电路包括：时钟选择电路SEL，用于从多个时钟中选择一对时钟; 用于重复产生相位差脉冲信号UP的相位检测电路PFD，具有对应于所选择的一对时钟之间的相位差的脉冲宽度; 测试信号产生电路，用于产生具有与相位差脉冲信号的脉冲宽度成比例的频率并且低于相位差脉冲信号的频率的测试信号N2; 以及用于对参考周期内的测试信号的脉冲数进行计数并输出相关计数值CNT的计数器12。 版权所有（C）2010，JPO＆INPIT

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