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    Signal processor having latch circuit
    1.
    发明专利
    Signal processor having latch circuit 有权
    具有锁存电路的信号处理器

    公开(公告)号：JP2010109571A

    公开(公告)日：2010-05-13

    申请号：JP2008278358

    申请日：2008-10-29

    申请人： Sanken Electric Co Ltd ,  サンケン電気株式会社

    发明人： SUZUKI HIROKI ,  FUTAMI AKIHIKO

    IPC分类号： H03K17/16 ,  F02P3/04 ,  F02P3/045 ,  H03K3/037 ,  H03K3/286 ,  H03K5/1252 ,  H03K17/56

    CPC分类号： H03K3/2885 ,  H03K3/013 ,  H03K17/0828

    摘要： PROBLEM TO BE SOLVED: To solve the failure that a latch circuit sometimes malfunctions by noise. SOLUTION: The signal processor includes a correction set pulse forming circuit 30 in addition to a set pulse generation circuit 3, a reset pulse generation circuit 5, and a latch circuit 4. The correction set signal forming circuit 30 forms correction set signals roughly corresponding to a time width from a set pulse to a reset pulse and sends them to the latch circuit 4. The latch circuit 4 is set again by the correction set signals even when it is reset by the noise. COPYRIGHT: (C)2010,JPO&INPIT

    摘要翻译： 要解决的问题：解决锁存电路有时会由于噪声而发生故障的问题。 解决方案：除了设置脉冲产生电路3，复位脉冲发生电路5和锁存电路4之外，信号处理器还包括校正设定脉冲形成电路30.校正设定信号形成电路30形成校正设定信号 大致对应于从设定脉冲到复位脉冲的时间宽度，并将其发送到锁存电路4.即使当锁存电路4被噪声复位时，也通过校正设置信号再次设置锁存电路4。 版权所有（C）2010，JPO＆INPIT

    論理回路
    2.
    发明专利
    論理回路 有权

    公开(公告)号：JPWO2006038612A1

    公开(公告)日：2008-08-07

    申请号：JP2006539294

    申请日：2005-10-04

    申请人： 日本電気株式会社

    发明人： 天宮　泰 ,  泰 天宮

    IPC分类号： H03K3/286

    CPC分类号： H03K3/2885

    摘要： 本発明の論理回路は、入力されるデータ信号に対応して動作する第1の差動トランジスタ対Q1,Q2と、第1の差動トランジスタ対Q1,Q2に電流を供給するための電流源と、第1の差動トランジスタ対Q1,Q2の共通エミッタと電流源との間に接続され、入力されるクロック信号に対応して動作する第1のトランジスタQ5と、第1の差動トランジスタ対Q1,Q2の共通エミッタと第1のトランジスタQ5のコレクタとの間の第1の接続点に接続され、第1の接続点の電位を安定化する第1の電位安定化回路30aとを有する構成である。

    Device having a latch
    3.
    发明专利
    Device having a latch 审中-公开

    公开(公告)号：JP2008529391A

    公开(公告)日：2008-07-31

    申请号：JP2007552777

    申请日：2006-01-23

    申请人： コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ

    发明人： ミハイ エイ ティ サンドゥレアヌ ,  エドゥアルド エフ スティクフォールト ,  アントーン エム エイチ トムベウル

    IPC分类号： H03K3/2897 ,  H03K3/286

    CPC分类号： H03K3/2885

    摘要： トラッキングモードにおいてデータ信号をトラッキングするトラッキング回路４及び決定モードにおいて前記データ信号について決定する決定回路５を持つラッチ１−３を有する装置１０１−１０５は、前記トラッキングモードにおいて決定回路５を準備することにより利用可能な時間をより効率的に使用することができる。 これに加えて、決定回路５は、ディスエーブル／イネーブル状態間で切り換えられるべきでなく、イネーブルに保たれるべきである。 トラッキング回路４は、前記トラッキングモードにおいて、前記データ信号から得られた信号値を決定回路５に供給し、決定回路５は、前記決定モードにおいて前記信号値を増幅する。 トラッキング回路５は、ダイオード２１、２２を有し、前記データ信号値における減少された電圧振幅がラッチ１−３の適切な動作に対して十分であることを可能にする。 このような減少された電圧振幅は、ラッチ１−３がより高速で機能することを可能にする。 ダイオード２１、２２のカソード間に存在する寄生キャパシタは、前記信号値を記憶するキャパシタンスを形成し、決定回路５が準備されることを可能にする。

    System and method for using an inductive current steering for digital logic circuits
    4.
    发明专利
    System and method for using an inductive current steering for digital logic circuits 审中-公开

    公开(公告)号：JP2007520159A

    公开(公告)日：2007-07-19

    申请号：JP2006551145

    申请日：2005-01-10

    申请人： ノースロップ グラマン コーポレイション

    发明人： ケー．ノッソフ ヨハネス

    IPC分类号： H03K19/013 ,  H03K3/2885 ,  H03K3/289 ,  H03K17/041

    CPC分类号： H03K17/04113 ,  H03K3/2885

    摘要： 本発明は、誘導電流ステアリングを利用して、従来のトランジスタ電流ステアリングに関連付けられた伝搬遅延を軽減することにより、ロジック回路性能を改善するシステムおよび方法を提供するものである。 これらのシステムおよび方法は、一次巻線にエネルギーを与えることにより、関連付けられた二次巻線に電流を誘導するＲＦ変圧器を使用している。 一態様においては、単一クロック・バスを使用して電流を誘導し、この電流がこの二次巻線のそれぞれの端部を経由してこれらのトランジスタのエミッタ・リードに経路指定される。 この電流と電圧は、一方のトランジスタが「オン」であるが、他方は「オフ」であり、これが差動出力を生成するように、１８０度位相がずれている。 別の態様においては、差動クロック信号を使用して、二次巻線および関連付けられたトランジスタのエミッタにこの電流を誘導する。 さらに、これらのシステムおよび方法を利用して、差動トランジスタ対を結合し、この変圧器ベースのシングル・エンド・クロックまたは差動クロックを用いてこれらの対を駆動することにより、フリップフロップおよびシフト・レジスタを構成することができる。

    Comparator circuit
    8.
    发明专利
    Comparator circuit 失效
    比较器电路

    公开(公告)号：JPS5731226A

    公开(公告)日：1982-02-19

    申请号：JP10745880

    申请日：1980-08-04

    申请人： Matsushita Electric Ind Co Ltd

    发明人： INOUE MICHIHIRO ,  MATSUZAWA AKIRA

    IPC分类号： H03M1/34 ,  H03K3/2885 ,  H03K5/08 ,  H03K17/30

    CPC分类号： H03K3/2885

    摘要： PURPOSE:To reduce the power consumption while a high speed and high accuracy of comparison is maintained, by delaying the 2nd clock that drives a circuit which latches and holds the output of comparison and amplification more than the 1st clock that drives a comparing/amplifying circuit. CONSTITUTION:Clock phiA has a phase which is delayed by 90 deg. compared with clock phi. With the rise of the clock phiA, emitter-followers 9 and 10 can work. Thus inputs VIN1 and VIN2 are compared with each other through differential amplifying circuit 13 and 14. After this, the outputs of the circuits 13 and 14. After this, the outputs of the circuits 13 and 14 are latched and held by latching/holding circuit 15 and 16 when the clock phi is changed from a low level to a high level. Then an output of comparison is obtained through an output terminal 20.

    摘要翻译： 目的：为了降低功耗，同时保持高速度和高精度的比较，通过延迟驱动电路的第二个时钟来锁存和保持比较和放大的输出超过驱动比较/放大电路的第一个时钟 。 构成：时钟phiA具有延迟90度的相位。 与时钟相比。 随着时钟phiA的兴起，发射器跟随器9和10可以工作。 因此，通过差分放大电路13和14将输入VIN1和VIN2相互比较。此后，电路13和14的输出。之后，电路13和14的输出被锁存/保持电路 时钟phi从低电平变为高电平时的15和16。 然后通过输出端子20获得比较输出。

    注入同期型分周器及びＰＬＬ回路
    10.
    发明专利
    注入同期型分周器及びＰＬＬ回路 有权

    公开(公告)号：JPWO2011089918A1

    公开(公告)日：2013-05-23

    申请号：JP2011519541

    申请日：2011-01-21

    申请人： パナソニック株式会社

    发明人： 嶋　高広 ,  高広 嶋 ,  佐藤　潤二 ,  潤二 佐藤 ,  真史 小林 ,  真史 小林

    IPC分类号： H03K27/00 ,  H03K3/354 ,  H03L7/08 ,  H03L7/10

    CPC分类号： H03K3/2885 ,  H03L7/08

    摘要： 寄生容量の影響を小さくすることができ、動作周波数が広帯域な注入同期型分周器及びPLL回路を提供すること。注入同期型分周器(100)は、NチャネルMOS型トランジスタ(111)とPチャネルMOS型トランジスタ(112)から構成される第1増幅回路(141)と、同様な構成の第2増幅回路142と第3増幅回路(143)とをリング状に3段縦続接続したリング発振器140と、各段のNチャネルMOS型トランジスタ(111,121,131)のソースがドレインに接続されたNチャネルMOS型トランジスタ150と、各段のPチャネルMOS型トランジスタ(112,122,132)のゲートに注入信号I1を注入し、かつNチャネルMOS型トランジスタ(150)のゲートに注入信号I1の逆相信号を差動信号として注入する差動信号注入回路(160)とを備える。