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    位相振幅制御発振装置
    1.
    发明专利
    位相振幅制御発振装置 审中-公开

    公开(公告)号：JPWO2020003514A1

    公开(公告)日：2020-12-17

    申请号：JP2018024898

    申请日：2018-06-29

    申请人： 三菱電機株式会社

    发明人： 津留 正臣

    IPC分类号： H03L7/24 ,  H03L7/083 ,  H03L7/22

    摘要： 第1の制御器(5)及び第2の制御器(6)が、第1の発振器(2)の発振周波数及び第2の発振器(3)の発振周波数のそれぞれの位相を同方向に移相する制御を行うことで、合成器(4)による合成後の出力波の位相を制御し、第1の発振器(2)の発振周波数及び第2の発振器(3)の発振周波数のそれぞれの位相を逆方向に移相する制御を行うことで、合成器(4)による合成後の出力波の振幅を制御するように、位相振幅制御発振装置を構成した。

    デジタルフラクショナルN乗算注入同期発振器
    2.
    发明专利
    デジタルフラクショナルN乗算注入同期発振器 审中-公开

    公开(公告)号：JP2019514287A

    公开(公告)日：2019-05-30

    申请号：JP2018553117

    申请日：2017-04-06

    申请人： ザイリンクス インコーポレイテッド ,  XILINX INCORPORATED

    发明人： ナンドワーナ, ロメシ ケー. ,  ウパディヤヤ, パラッグ

    IPC分类号： H03L7/081 ,  H03L7/00 ,  H03L7/083

    摘要： 例示的なクロック生成回路は、ベース基準クロックおよび位相誤差信号に応じて基準クロックを生成するように構成される、フラクショナル基準生成器(202)を含み、基準クロックは、ベース基準クロックの周波数の有理数倍である周波数を有する。クロック生成回路は、第1の制御コードに基づいて基準クロックを遅延させるデジタル制御遅延線(DCDL)(308)と、遅延した基準クロックに基づいてパルスを生成するように構成されるパルス生成器(206)とを含む。クロック生成回路は、第2の制御コードに基づいて出力クロックを生成するように構成されるデジタル制御発振器(DCO)(208)を含み、DCOは、パルスを受け取るようにパルス生成器に結合される注入入力を含む。クロック生成回路は、出力クロックと基準クロックを比較して位相誤差信号を生成するように構成される位相検出器(316)と、位相誤差信号に基づいて第1および第2の制御コードを生成するように構成される制御回路を含む。 【選択図】図2

    PLL回路および電子回路
    5.
    发明专利
    PLL回路および電子回路 审中-公开

    公开(公告)号：JP2017143398A

    公开(公告)日：2017-08-17

    申请号：JP2016023156

    申请日：2016-02-09

    申请人： ローム株式会社

    发明人： 岡田 健一 ,  中田 憲吾 ,  ゴーフィ クー

    IPC分类号： H03K3/354 ,  H03L7/099 ,  H03K17/16 ,  H03L7/083

    摘要： 【課題】高品質の発振信号を生成する注入同期型PLL回路の実現。 【解決手段】直列に接続された複数の遅延素子41-44を有し、複数のステージ51,52に分割され、ステージに含まれる遅延素子の入力および出力が電源電圧の変動で変化しない安定期間を有し、安定期間がそれぞれ異なる遅延素子列31と、参照周波数信号Refの変化エッジ付近のウィンドウ期間においてRefを選択し、非ウィンドウ期間において遅延素子列の出力信号V osc を選択し、選択した信号が遅延素子列の入力信号となるマルチプレクサ32と、複数のステージに対応して設けられ、容量素子37,38を有する複数の電源部と、複数の電源部に電源を供給する電源供給部36,38と、を有し、電源供給部は、ステージが安定期間である時に電源部への電源供給を行うPLL回路。 【選択図】図3

    CLOCK RECOVERY SYSTEM FOR HIGH SPEED SMALL AMPLITUDE DATA STREAM
    9.
    发明专利
    CLOCK RECOVERY SYSTEM FOR HIGH SPEED SMALL AMPLITUDE DATA STREAM 失效

    公开(公告)号：JPH1188155A

    公开(公告)日：1999-03-30

    申请号：JP12737498

    申请日：1998-05-11

    申请人： SUN MICROSYSTEMS INC

    发明人： DROST ROBERT ,  ROBERT BOSNIAK

    IPC分类号： H03L7/08 ,  H03L7/083 ,  H03L7/099 ,  H03L7/24 ,  H04L7/033

    摘要： PROBLEM TO BE SOLVED: To recover a clock signal from a high speed data stream that is possibly small in amplitude. SOLUTION: The clock recovery system 10 is provided with an edge detector 12, an oscillator 20, and control circuits 40, 42, 46 and 50. The edge detector 12 processes an input data stream and generates a current signal Is as a 1st control signal based on data transition in the input data stream. The 1st control signal acts like a 'noise signal' on the oscillator 20. The control circuits provides an output of a voltage control signal Vctl as a 2nd control signal to the oscillator 20 based on a difference between a feedback output from the oscillator 20 and a local clock with a reference frequency matching a frequency of the input data stream within a prescribed permissible error. The 2nd control signal controls the oscillator 20 so that the frequency of the output of the oscillator 20 is substantially equal to the frequency of the input data stream.

    Phase locked circuit
    10.
    发明专利
    Phase locked circuit 失效
    相锁电路

    公开(公告)号：JPS595751A

    公开(公告)日：1984-01-12

    申请号：JP11418382

    申请日：1982-07-01

    申请人： Nec Corp

    发明人： OGASAWARA YASUO

    IPC分类号： H03L7/10 ,  H03L7/083 ,  H03L7/14

    CPC分类号： H03L7/083

    摘要： PURPOSE:To obtain a PLL which is stable and tolerant to absence of an input signal, by adding a trigger pulse generator to the PLL and specifying the state of a phase comparator and the oscillation phase of a voltage-controlled oscillator by a trigger pulse. CONSTITUTION:The analog input signal Ai is converted into data pulses Dp by a waveform shaping circuit 1, and is simultaneously inputted to the trigger pulse generator 5, which detects a dropout of the input signal Ai and outputs a trigger pulse Pt. While this trigger pulse Pt is present, the outputs of the phase comparator 2 and a loop filter 3 are inhibited and the oscillation phase of the voltage-controlled oscillator 4 is specified. Consequently, the trailing edge of the trigger pulse Pt is specified by the leading edge of the data pulse Dp and after a readout clock f0 is started, the 1st trailing is specified to the trailig edge of the Pt, and consequently a control voltage EC varies as shown by (a) (b), and (c), suppressing level variation to small.

    摘要翻译： 目的：通过向PLL提供触发脉冲发生器并通过触发脉冲指定相位比较器的状态和压控振荡器的振荡相位来获得稳定且容忍没有输入信号的PLL。 构成：通过波形整形电路1将模拟输入信号Ai转换为数据脉冲Dp，同时输入到触发脉冲发生器5，触发脉冲发生器5检测输入信号Ai的下降并输出触发脉冲Pt。 当该触发脉冲Pt存在时，相位比较器2和环路滤波器3的输出被禁止并且压控振荡器4的振荡相位被指定。 因此，触发脉冲Pt的后沿由数据脉冲Dp的前沿指定，并且在读出时钟f0开始之后，将第一尾部指定为Pt的引线边缘，因此控制电压EC变化 如（a）（b）和（c）所示，将电平变化抑制到小。