公开(公告)号：KR1020170131945A

公开(公告)日：2017-12-01

申请号：KR1020160062791

申请日：2016-05-23

申请人： 에스케이하이닉스 주식회사

发明人： 이남재

IPC分类号： H01L27/115

CPC分类号： H01L27/11582 ,  H01L27/0688 ,  H01L27/1157 ,  H01L27/11573 ,  H01L27/11575 ,  H01L29/66545 ,  H01L29/66833 ,  H01L29/792

摘要： 본발명의일 실시예에따른반도체장치는기판및 상기기판상에배치된주변회로를포함하는제1 구조; 교대로적층된더미층간절연막들및 더미희생절연막들과, 상기더미희생절연막들각각의내부에형성되어일렬로적층된제1 더미도전링들을포함하고, 상기제1 구조상에배치된더미버퍼적층체; 상기더미버퍼적층체를관통하고, 상기제1 더미도전링들로둘러싸인주변콘택홀; 및상기주변콘택홀내부에배치되고, 상기주변회로에연결되도록연장된주변콘택플러그를포함할수 있다.

摘要翻译： 根据本发明实施例的半导体器件包括：第一结构，包括衬底和设置在衬底上的外围电路; 1.一种半导体存储器件，包括：交替层叠的虚设层间绝缘膜和虚设牺牲绝缘膜;形成在每个虚设牺牲绝缘膜中并且成行地堆叠的第一虚设导电环， 。 穿过虚拟缓冲堆栈并被第一虚拟导电环围绕的外围接触孔; 并且外围接触插头设置在外围接触孔内并延伸以连接到外围电路。

公开(公告)号：KR1020170014757A

公开(公告)日：2017-02-08

申请号：KR1020150108611

申请日：2015-07-31

申请人： 에스케이하이닉스 주식회사

发明人： 이남재

IPC分类号： H01L27/115

CPC分类号： H01L27/11582 ,  H01L21/76816 ,  H01L21/76879 ,  H01L23/5226 ,  H01L23/528 ,  H01L27/11524 ,  H01L27/11548 ,  H01L27/11556 ,  H01L27/1157 ,  H01L27/11575

摘要： 본발명의실시예에따른반도체장치는기판상에순차로적층되고, 각각이서로교대로적층된층간절연막들및 도전패턴들을포함하는 N개(N은 2이상의자연수)의적층그룹들; 및상기적층그룹들각각의상기층간절연막들및 상기도전패턴들내에형성되고, 제1 방향을따라일렬로배열된 N개의계단형홈들을포함할수 있다.

摘要翻译： 本文提供了一种半导体器件，其包括顺序层叠在衬底上的N个堆叠组（其中N为大于或等于2的自然数），每个堆叠组包括层间绝缘膜和导电图案交替堆叠，以及N个凹入部分，每个凹入部分具有阶梯 在层间绝缘膜中形成的侧壁和堆叠组的导电图案，每个具有阶梯状侧壁的N个凹部沿第一方向对准。

公开(公告)号：KR1020150001999A

公开(公告)日：2015-01-07

申请号：KR1020130075217

申请日：2013-06-28

申请人： 에스케이하이닉스 주식회사

发明人： 이남재

IPC分类号： H01L27/115 ,  H01L21/8247

CPC分类号： H01L27/11582 ,  H01L29/511 ,  H01L29/518 ,  H01L29/66666 ,  H01L29/66833 ,  H01L29/792 ,  H01L29/7926 ,  H01L21/28282 ,  H01L21/76205 ,  H01L21/823487 ,  H01L27/11578

摘要： 본 기술은 교대로 적층된 층간 절연 패턴들 및 도전 패턴들; 상기 층간 절연 패턴들 및 상기 도전 패턴들을 관통하는 수직 채널막들; 상기 수직 채널막들의 측벽들을 감싸는 터널 절연막들; 및 상기 터널 절연막들을 감싸도록 형성된 다기능막들을 포함하며, 상기 다기능막들 각각은 상기 도전 패턴들과 상기 수직 채널막들의 교차부들에서 상기 터널 절연막에 접하여 배치된 트랩 영역들, 상기 트랩 영역들과 상기 도전 패턴들에 접하여 배치된 블로킹 영역들, 및 이웃한 상기 블로킹 영역들 사이에 배치된 희생 영역들을 포함할 수 있다.

摘要翻译： 本技术提供了一种提高可靠性的半导体存储器件及其制造方法。 半导体存储器件包括层间电介质图案和交替堆叠的导电图案，穿过层间电介质图案和导电图案的垂直沟道层，围绕垂直沟道层的侧壁的隧道绝缘层，以及多层功能层 形成为围绕隧道绝缘层。 每个多功能层包括在垂直沟道层和导电图案的交叉处布置成与隧道绝缘层接触的陷阱区域，与导电图案和陷阱区域接触布置的阻挡区域，以及牺牲区域 布置在相邻的阻挡区域之间。

公开(公告)号：KR1020120131049A

公开(公告)日：2012-12-04

申请号：KR1020110049239

申请日：2011-05-24

申请人： 에스케이하이닉스 주식회사

发明人： 이남재

IPC分类号： H01L27/115 ,  H01L21/8247

CPC分类号： H01L27/11551 ,  H01L21/76229 ,  H01L27/11521 ,  H01L29/42324 ,  H01L21/28282 ,  H01L21/31051 ,  H01L27/11526

摘要： PURPOSE: A non-volatile memory device for obtaining a coupling ratio and a manufacturing method thereof are provided to obtain a enough physical space by controlling a gap with a floating gate asymmetrically. CONSTITUTION: A floating gate(105) is formed on a semiconductor substrate. An insulating layer is formed on one sidewall of the floating gate. A dielectric film is formed on the other sidewall and a top surface of the floating gate. A control gate(104) is formed on the dielectric film. A first trench(37A) is arranged in the other sidewall of the floating gate.

摘要翻译： 目的：提供一种用于获得耦合比的非易失性存储器件及其制造方法，以通过非对称地以浮动栅极控制间隙来获得足够的物理空间。 构成：在半导体衬底上形成浮栅（105）。 绝缘层形成在浮动栅极的一个侧壁上。 电介质膜形成在浮动栅极的另一侧壁和顶表面上。 在电介质膜上形成控制栅极（104）。 第一沟槽（37A）布置在浮动栅极的另一个侧壁中。

公开(公告)号：KR101202709B1

公开(公告)日：2012-11-19

申请号：KR1020110025261

申请日：2011-03-22

申请人： 에스케이하이닉스 주식회사

发明人： 이남재 ,  아리토메세이이치

IPC分类号： H01L27/115 ,  H01L21/8247

CPC分类号： H01L21/76224 ,  H01L27/11521 ,  H01L29/66825 ,  H01L29/7881

摘要： 비휘발성 메모리 장치 및 그 제조 방법이 제공된다. 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, 소자분리막에 의하여 정의되고 일 측벽이 상기 소자분리막보다 수직 상부로 돌출된 활성영역을 갖는 기판; 터널 절연막을 사이에 두고 상기 활성영역의 상기 일 측벽과 접하면서 상기 기판 상부로 돌출된 플로팅 게이트; 상기 플로팅 게이트 상에 배치되는 게이트간 절연막; 및 상기 게이트간 절연막 상에 배치되는 컨트롤 게이트를 포함한다.

公开(公告)号：KR101149044B1

公开(公告)日：2012-05-24

申请号：KR1020090038541

申请日：2009-04-30

申请人： 에스케이하이닉스 주식회사

发明人： 이남재

IPC分类号： H01L21/8247 ,  H01L27/115

CPC分类号： H01L27/11529 ,  H01L27/11521

摘要： 본 기술은 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다. 본 기술은 주변회로 영역 및 셀 영역을 포함하는 비휘발성 메모리 소자 제조 방법에 있어서, 기판 상에, 터널절연막, 플로팅 게이트 전극, 전하차단막 및 콘트롤 게이트 전극으로 이루어지는 게이트 패턴을 형성하는 단계; 및 상기 주변회로 영역에 형성된 게이트 패턴의 콘트롤 게이트 전극 및 전하차단막을 제거하는 단계를 포함한다.
본 기술에 따르면, 별도의 전하차단막 콘택홀 형성 공정을 수행할 필요가 없으므로, 메모리 소자 제조 공정을 단순화할 수 있으며, 메모리 소자 집적도 향상에 보다 적합한 제조 공정을 제안할 수 있다. 또한, 층간 절연막 매립시 발생된 보이드에 의한 드레인 콘택 플러그의 쇼트성 결함을 방지할 수 있다.
비휘발성 메모리 소자

公开(公告)号：KR1020090074541A

公开(公告)日：2009-07-07

申请号：KR1020080000359

申请日：2008-01-02

申请人： 에스케이하이닉스 주식회사

发明人： 이남재

IPC分类号： H01L21/28 ,  H01L21/8247 ,  H01L27/115

CPC分类号： H01L27/2463 ,  H01L21/28141 ,  H01L21/3213 ,  H01L21/76256

摘要： A method for manufacturing a non-volatile memory device is provided to form a micro-patterned bit line in order to realize the integration of the non-volatile memory device. A method for manufacturing a non-volatile memory device comprises the following steps. A first interlayer insulating layer(203) having a plurality of drain contact plugs(204) therein is formed. A first conductive layer is formed on the first interlayer insulating layer and the drain contact plugs. A hard mask is formed on the first conductive layer. The hard mask and the first conductive layer are etched to form a hard mask pattern and a first conductive layer pattern on the top of the drain contact plugs. A spacer is formed on the both sidewalls of the first conductive layer pattern and the hard mask pattern. A second conductive layer pattern is formed on the top of the hard mask pattern to fill the intervals of the spacers. A second conductive layer pattern(209A) is formed to planarize the second conductive layer.

摘要翻译： 提供用于制造非易失性存储器件的方法以形成微图案位线，以实现非易失性存储器件的集成。 一种用于制造非易失性存储器件的方法包括以下步骤。 形成有多个漏极接触插塞（204）的第一层间绝缘层（203）。 在第一层间绝缘层和漏极接触插塞上形成第一导电层。 在第一导电层上形成硬掩模。 蚀刻硬掩模和第一导电层以在漏极接触插塞的顶部上形成硬掩模图案和第一导电层图案。 在第一导电层图案和硬掩模图案的两个侧壁上形成间隔物。 在硬掩模图案的顶部上形成第二导电层图案以填充间隔物的间隔。 形成第二导电层图案（209A）以使第二导电层平坦化。

公开(公告)号：KR100841050B1

公开(公告)日：2008-06-24

申请号：KR1020060106767

申请日：2006-10-31

申请人： 에스케이하이닉스 주식회사

发明人： 이남재

IPC分类号： H01L21/762 ,  H01L21/8247

CPC分类号： H01L21/76229 ,  H01L27/1052 ,  H01L27/115 ,  H01L27/11526 ,  H01L27/11531

摘要： A method for forming an isolation structure in a semiconductor device including a substrate having a first region and a second region, the second region having an isolation structure formed to a larger width than a plurality of isolation structures formed in the first region, is provided. The method includes etching portions of the first and second regions of the substrate to form first and second trenches, wherein a width of the second trench is larger than that of the first trench, forming a first insulation layer to fill a portion of the first and second trenches, forming a barrier layer to fill the first and second trenches, etching portions of the first insulation layer and the barrier layer in the first region, removing the barrier layer, and forming a second insulation layer over the first insulation layer.

公开(公告)号：KR100732741B1

公开(公告)日：2007-06-27

申请号：KR1020010035866

申请日：2001-06-22

申请人： 에스케이하이닉스 주식회사

发明人： 이남재

IPC分类号： H01L21/28

摘要： 본 발명은 절연막을 한번의 증착으로 비트 라인의 사이드월 스페이서 및 비트 라인 캡핑층으로 사용할 수 있도록 하여 공정을 단순화하고 소자의 전기적 특성을 향상시킬 수 있도록한 반도체 소자의 비트라인 형성 방법에 관한 것으로, 셀 트랜지스터 및 하부 폴리 플러그가 형성된 반도체 기판 전면에 절연층을 형성하는 단계;상기 절연층상에 베리어층,비트라인 형성용 물질층 및, 나이트라이드 및 산화막을 포함하는 캡층을 차례로 적층하여 형성한 후에 선택적으로 식각하는 단계;전면에 옥시나이트라이드층을 형성하고 에치백하여 옥시나이트라이드 측벽을 형성하는 단계;전세정 공정을 진행한후에 상기 캡층을 덮도록 플러그 형성용 물질층을 형성하는 단계;상기 플러그 형성용 물질층을 선택적으로 식각하는 단계를 포함한다.
비트 라인,사이드 월 스페이서,SiON

公开(公告)号：KR100611779B1

公开(公告)日：2006-08-10

申请号：KR1020040031982

申请日：2004-05-06

申请人： 에스케이하이닉스 주식회사

发明人： 이남재

IPC分类号： H01L21/304

摘要： 본 발명은 랜딩플러그콘택 공정후에 화학적기계적연마 공정을 적용하지 않으면서도 셀영역과 주변영역간의 단차를 개선시킬 수 있는 반도체 소자의 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체소자의 제조 방법은 셀영역과 주변영역의 정의된 반도체 기판 상에 다수의 게이트라인을 형성하는 단계; 상기 게이트라인을 포함한 전면에 상기 게이트라인 사이를 갭필하는 BPSG막을 형성하는 단계; 상기 BPSG막 상에 상기 BPSG막에 비해 상대적으로 습식식각률이 느린 HDP 산화막을 형성하는 단계; 상기 HDP 산화막을 평탄화시키는 단계; 상기 HDP 산화막과 BPSG막을 선택적으로 식각하여 상기 게이트라인 사이를 개방시키는 콘택홀패턴을 형성하는 단계; 및 상기 콘택홀패턴에 대해 습식식각을 이용한 세정 공정을 진행하는 단계를 포함한다.
갭필, BPSG, HDP, 식각률, 디싱, 콘택홀

摘要翻译： 本发明提供了一种制造半导体器件的方法，该方法能够在接合插塞接触过程之后在不应用化学机械抛光过程的情况下改善单元区域和外围区域之间的台阶。 在区域和外围区域的限定的半导体衬底上形成多条栅极线; 在包括栅极线的前表面上形成BPSG膜，在栅极线之间形成BPSG膜; 在BPSG膜上形成具有比BPSG膜低的湿蚀刻速率的HDP氧化膜; 平面化HDP氧化膜; 选择性地蚀刻HDP氧化物膜和BPSG膜以形成用于在栅极线之间开口的接触孔图案; 并使用接触孔图案上的湿法蚀刻来执行清洁工艺。