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    수직 터널링 전계 효과 트랜지스터 셀 제조 방법
    1.
    发明公开
    수직 터널링 전계 효과 트랜지스터 셀 제조 방법 有权
    垂直隧道场效应晶体管细胞并制造它们

    公开(公告)号：KR1020150043261A

    公开(公告)日：2015-04-22

    申请号：KR1020150046198

    申请日：2015-04-01

    Applicant: 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드

    Inventor： 창해리학레이 ,  쿠오쳉쳉 ,  리우치웬 ,  주밍

    IPC: H01L29/78 ,  H01L29/66 ,  H01L29/739 ,  H01L29/06

    CPC classification number: H01L29/66666 ,  H01L29/0676 ,  H01L29/41775 ,  H01L29/66356 ,  H01L29/7391 ,  H01L29/7827

    Abstract: 터널링전계효과트랜지스터(TFET) 디바이스가개시된다. 절두원추형돌출구조체가기판상부에배치되고, 기판의평면밖으로돌출한다. 드레인영역이절두원추형돌출구조체에인접하여기판상부에배치되고, 융기된드레인영역으로서절두원추형돌출구조체의최하부로연장한다. 게이트스택이기판상부에배치된다. 게이트스택은융기된드레인영역과의오버랩을포함하여절두원추형돌출구조체의중간부주위를둘러싸는게이팅면및 기판의표면에평행하는평면부를갖는다. 분리유전체층이드레인영역과게이트스택의평면부사이에배치된다. 소스영역이게이트스택의게이팅면의최상부와의오버랩을포함하여절두원추형돌출구조체의최상부로서배치된다.

    Abstract translation: 公开了隧道场效应晶体管（TFET）器件。 截头圆锥形突起结构设置在衬底上并突出到衬底平面之外。 漏极区域设置在与截头圆锥形突起结构相邻的衬底上，并延伸到截头圆锥形突起结构的底部作为升高的漏极区域。 栅极堆叠设置在衬底上。 栅极堆叠具有平行于衬底的表面的平坦部分和围绕截头圆锥形突出结构的中间部分包围的浇口表面，包括与凸起的漏极区域重叠。 隔离电介质层设置在栅极堆叠的平面部分和漏极区之间。 源极区域被设置为截头圆锥形突起结构的顶部，包括与栅极叠层的栅极表面的顶部重叠。

    수직 터널링 전계 효과 트랜지스터 셀 및 그 제조 방법
    2.
    发明公开
    수직 터널링 전계 효과 트랜지스터 셀 및 그 제조 방법 无效
    垂直隧道场效应晶体管细胞并制造它们

    公开(公告)号：KR1020140093571A

    公开(公告)日：2014-07-28

    申请号：KR1020130042755

    申请日：2013-04-18

    Applicant: 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드

    Inventor： 창해리학레이 ,  쿠오쳉쳉 ,  리우치웬 ,  주밍

    IPC: H01L29/78 ,  H01L21/336

    CPC classification number: H01L29/66666 ,  H01L29/0676 ,  H01L29/41775 ,  H01L29/66356 ,  H01L29/7391 ,  H01L29/7827

    Abstract: A tunneling field-effect transistor (TFET) device is disclosed. A frustoconical protrusion structure is disposed over the substrate and protrudes out of the plane of substrate. A drain region is disposed over the substrate adjacent to the frustoconical protrusion structure and extends to a bottom portion of the frustoconical protrusion structure as a raised drain region. A gate stack is disposed over the substrate. The gate stack has a planar portion, which is parallel to the surface of substrate and a gating surface, which wraps around a middle portion of the frustoconical protrusion structure, including overlapping with the raised drain region. An isolation dielectric layer is disposed between the planar portion of the gate stack and the drain region. A source region is disposed as a top portion of the frustoconical protrusion structure, including overlapping with a top portion of the gating surface of the gate stack.

    Abstract translation: 公开了隧道场效应晶体管（TFET）器件。 截头圆锥形突起结构设置在衬底上并突出到衬底平面之外。 漏极区域设置在与截头圆锥形突起结构相邻的衬底上，并延伸到截头圆锥形突起结构的底部作为升高的漏极区域。 栅极堆叠设置在衬底上。 栅极堆叠具有平行于衬底的表面的平坦部分和围绕截头圆锥形突出结构的中间部分包围的浇口表面，包括与凸起的漏极区域重叠。 隔离电介质层设置在栅极堆叠的平面部分和漏极区之间。 源极区域被设置为截头圆锥形突起结构的顶部，包括与栅极叠层的栅极表面的顶部重叠。

    하이-K 및 금속 게이트 스택을 위한 디바이스 및 방법
    6.
    发明授权
    하이-K 및 금속 게이트 스택을 위한 디바이스 및 방법 有权
    用于高K和金属盖板的装置和方法

    公开(公告)号：KR101492716B1

    公开(公告)日：2015-02-11

    申请号：KR1020130053074

    申请日：2013-05-10

    Applicant: 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드

    Inventor： 린쥰밍 ,  우웨이쳉 ,  청승첸 ,  영바오루 ,  창해리학레이

    IPC: H01L29/78 ,  H01L21/336

    CPC classification number: H01L21/823842 ,  H01L21/823857

    Abstract: 기판의 상이한 영역들 상에 5개의 게이트 스택을 갖는 반도체 디바이스, 및 그 제조 방법이 설명된다. 디바이스는 반도체 기판, 및 기판 상의 상이한 영역들을 분리하기 위한 격리 피처를 포함한다. 상이한 영역들은 p형 전계 효과 트랜지스터(pFET) 코어 영역, 입출력 pFET(pFET IO) 영역, n형 전계 효과 트랜지스터(nFET) 코어 영역, 입출력 nFET(nFET IO) 영역, 및 고저항기(high-resistor) 영역을 포함한다.

    Abstract translation: 描述了在基板的不同区域上具有五个栅极堆叠的半导体器件及其制造方法。 该器件包括半导体衬底和用于分离衬底上的不同区域的隔离特征。 不同的区域包括p型场效应晶体管（pFET）芯区域，输入/输出pFET（pFET IO）区域，n型场效应晶体管（nFET）核心区域，输入/输出nFET（nFET） IO）区域和高电阻区域。

    하이-K 및 금속 게이트 스택을 위한 디바이스 및 방법
    7.
    发明公开
    하이-K 및 금속 게이트 스택을 위한 디바이스 및 방법 有权
    用于高K和金属盖板的装置和方法

    公开(公告)号：KR1020130126535A

    公开(公告)日：2013-11-20

    申请号：KR1020130053074

    申请日：2013-05-10

    Applicant: 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드

    Inventor： 린쥰밍 ,  우웨이쳉 ,  청승첸 ,  영바오루 ,  창해리학레이

    IPC: H01L29/78 ,  H01L21/336

    CPC classification number: H01L21/823842 ,  H01L21/823857

    Abstract: A semiconductor device having five gate stacks on different regions of a substrate and a manufacturing method thereof are described. The device includes a semiconductor substrate and isolation features for separating the different regions on the substrate. The different regions comprise a p-type field-effect transistor (pFET) core region, an input/output pFET (pFET IO) region, an n-type field-effect transistor (nFET) core region, an input/output nFET (nFET IO) region, and a high-resistor region. [Reference numerals] (102) Provide a substrate;(104) Form a dielectric layer;(106) Form an interfacial layer on the substrate and the dielectric layer;(108) Form a first capping layer on the dielectric layer;(110) Deposit a second capping layer on the dielectric layer and the first capping layer;(112) Deposit an HK dielectric layer on the second capping layer;(114) Deposit a WF metallic layer on the HK dielectric layer and deposit a polysilicon on the WF metallic layer;(116) Form a gate stack

    Abstract translation: 描述了在衬底的不同区域上具有五个栅叠层的半导体器件及其制造方法。 该器件包括半导体衬底和用于分离衬底上的不同区域的隔离特征。 不同的区域包括p型场效应晶体管（pFET）芯区域，输入/输出pFET（pFET IO）区域，n型场效应晶体管（nFET）核心区域，输入/输出nFET（nFET） IO）区域和高电阻区域。 （102）提供衬底;（104）形成电介质层;（106）在衬底和电介质层上形成界面层;（108）在电介质层上形成第一覆盖层;（110） 在电介质层和第一覆盖层上沉积第二覆盖层;（112）在第二覆盖层上沉积HK电介质层;（114）在HK电介质层上沉积WF金属层并在WF金属上沉积多晶硅 层;（116）形成栅极堆叠

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