公开(公告)号：KR101709400B1

公开(公告)日：2017-02-22

申请号：KR1020150085680

申请日：2015-06-17

Applicant: 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드

Inventor： 칭궈쳉 ,  차이칭웨이 ,  리우치웬 ,  왕치하오 ,  렁잉쿵

IPC: H01L29/78 ,  H01L29/66

CPC classification number: H01L29/78618 ,  H01L21/823412 ,  H01L21/823418 ,  H01L21/823437 ,  H01L21/823481 ,  H01L29/42392 ,  H01L29/66742 ,  H01L29/78651 ,  H01L29/78696

Abstract: 디바이스는반도체기판내로연장되는절연영역을포함하고, 상기절연영역의대향하는부분들사이의기판스트립은제1 폭을갖는다. 소스/드레인영역은기판스트립을덮는일부를구비하며, 상기소스/드레인영역의상위부분은제1 폭보다큰 제2 폭을갖는다. 소스/드레인영역의상위부분은실질적으로수직측벽을갖는다. 소스/드레인실리사이드영역은상기소스/드레인영역의수직측벽과접촉하는내측벽을갖는다.

Abstract translation: 一种器件包括延伸到半导体衬底中的隔离区，隔离区的相对部分之间的衬底带具有第一宽度。 源/漏区具有与衬底条重叠的部分，其中源极/漏极区的上部具有大于第一宽度的第二宽度。 源极/漏极区域的上部具有基本垂直的侧壁。 源极/漏极硅化物区域具有与源极/漏极区域的垂直侧壁接触的内侧壁。 本发明的实施例涉及具有环绕硅化物的FinFET及其形成方法。

公开(公告)号：KR1020160147625A

公开(公告)日：2016-12-23

申请号：KR1020150168766

申请日：2015-11-30

Applicant: 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드

Inventor： 칭쿠오청 ,  렁잉킁 ,  차이칭웨이 ,  리우치웬

IPC: H01L29/78 ,  H01L29/49 ,  H01L29/66 ,  H01L21/768 ,  H01L29/06 ,  H01L21/8234

CPC classification number: H01L29/66795 ,  H01L21/02271 ,  H01L21/283 ,  H01L29/6653 ,  H01L29/66545 ,  H01L29/66553 ,  H01L29/6656 ,  H01L29/785 ,  H01L29/7851

Abstract: 간극또는공극을갖는게이트스페이서를포함하는디바이스및 구조체가그러한디바이스및 구조체를형성하는방법과함께설명된다. 몇몇실시예에따르면, 구조체는기판, 기판위의게이트스택, 기판위의접촉부, 및게이트스택과접촉부사이에측방향으로배치되는스페이서를포함한다. 스페이서는제1 유전체측벽부분과제2 유전체측벽부분을포함한다. 제1 유전체측벽부분과제2 유전체측벽부분사이에공극이배치된다.

Abstract translation: 包括具有间隙或空隙的栅极间隔物的器件和结构与形成这种器件和结构的方法一起被描述。 根据一些实施例，结构包括衬底，在衬底上的栅极堆叠，在衬底上的接触，以及横向设置在栅极堆叠和触点之间的间隔件。 间隔件包括第一电介质侧壁部分和第二电介质侧壁部分。 在第一电介质侧壁部分和第二电介质侧壁部分之间设置空隙。

公开(公告)号：KR1020150043261A

公开(公告)日：2015-04-22

申请号：KR1020150046198

申请日：2015-04-01

Applicant: 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드

Inventor： 창해리학레이 ,  쿠오쳉쳉 ,  리우치웬 ,  주밍

IPC: H01L29/78 ,  H01L29/66 ,  H01L29/739 ,  H01L29/06

CPC classification number: H01L29/66666 ,  H01L29/0676 ,  H01L29/41775 ,  H01L29/66356 ,  H01L29/7391 ,  H01L29/7827

Abstract: 터널링전계효과트랜지스터(TFET) 디바이스가개시된다. 절두원추형돌출구조체가기판상부에배치되고, 기판의평면밖으로돌출한다. 드레인영역이절두원추형돌출구조체에인접하여기판상부에배치되고, 융기된드레인영역으로서절두원추형돌출구조체의최하부로연장한다. 게이트스택이기판상부에배치된다. 게이트스택은융기된드레인영역과의오버랩을포함하여절두원추형돌출구조체의중간부주위를둘러싸는게이팅면및 기판의표면에평행하는평면부를갖는다. 분리유전체층이드레인영역과게이트스택의평면부사이에배치된다. 소스영역이게이트스택의게이팅면의최상부와의오버랩을포함하여절두원추형돌출구조체의최상부로서배치된다.

Abstract translation: 公开了隧道场效应晶体管（TFET）器件。 截头圆锥形突起结构设置在衬底上并突出到衬底平面之外。 漏极区域设置在与截头圆锥形突起结构相邻的衬底上，并延伸到截头圆锥形突起结构的底部作为升高的漏极区域。 栅极堆叠设置在衬底上。 栅极堆叠具有平行于衬底的表面的平坦部分和围绕截头圆锥形突出结构的中间部分包围的浇口表面，包括与凸起的漏极区域重叠。 隔离电介质层设置在栅极堆叠的平面部分和漏极区之间。 源极区域被设置为截头圆锥形突起结构的顶部，包括与栅极叠层的栅极表面的顶部重叠。

公开(公告)号：KR1020140144639A

公开(公告)日：2014-12-19

申请号：KR1020130158153

申请日：2013-12-18

Applicant: 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드

Inventor： 첸청시엔 ,  리텅잉 ,  황유리엔 ,  리우치웬

IPC: H01L21/336

CPC classification number: H01L21/76221 ,  H01L21/02233 ,  H01L21/30604 ,  H01L21/30625 ,  H01L21/324 ,  H01L29/04 ,  H01L29/0649 ,  H01L29/66795 ,  H01L29/66818 ,  H01L29/785

Abstract: 본 발명은 반도체 소자용 핀 구조체에 관한 것이다. 예시적인 소자용 핀 구조체는 기판의 주표면으로부터 돌출하는 하부 부분으로서, 제 1 격자 상수를 갖는 제 1 물질을 포함하는 하부 부분; 하부 부분과의 계면을 갖는 상부 부분으로서, 제 1 격자 상수와 상이한 제 2 격자 상수를 갖는 제 2 반도체 물질을 포함하는 상부 부분; 계면보다 낮고 하부 부분의 대향하는 측들로 연장하는 제 1 노치 쌍으로서, 각각이 제 1 폭을 갖는 제 1 노치 쌍; 및 계면의 대향하는 측들로 연장하는 제 2 노치 쌍으로서, 각각이 상기 제 1 폭보다 큰 제 2 폭을 갖는 상기 제 2 노치 쌍을 포함한다.

Abstract translation: 本发明涉及半导体器件的翅片结构。 根据本发明的实施例，半导体器件的鳍结构包括：从基片的主表面突出的下部，并且包含具有第一晶格常数的第一材料; 上部与下部具有界面，并且包含具有与第一晶格常数不同的第二晶格常数的第二半导体; 第一对凹口，位于界面下方并且彼此相对延伸，并且具有第一宽度; 以及在界面处朝向彼此延伸的凹口的第二平面，并且具有大于每个的第一宽度的第二宽度。

公开(公告)号：KR1020140111917A

公开(公告)日：2014-09-22

申请号：KR1020130090139

申请日：2013-07-30

Applicant: 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드

Inventor： 청해리학레이 ,  첸이렌 ,  리우치웬 ,  왕차오슝 ,  주밍

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/66977 ,  H01L21/823487 ,  H01L21/823885 ,  H01L27/0802 ,  H01L27/092 ,  H01L28/20 ,  H01L29/0676 ,  H01L29/66356 ,  H01L29/66666 ,  H01L29/7391

Abstract: The present invention provides an embodiment of a semiconductor structure. The semiconductor structure includes a semiconductor substrate having a first region and a second region; a first semiconductor mesa formed on the semiconductor substrate within the first region; a second semiconductor mesa formed on the semiconductor substrate within the second region; and a field effect transistor (FET) formed on the semiconductor substrate. The FET includes a first doped feature of a first conductivity type formed in a top portion of the first semiconductor mesa; a second doped feature of a second conductivity type formed in a bottom portion of the first semiconductor mesa, the second semiconductor mesa, and a portion of the semiconductor substrate between the first and second semiconductor mesas; a channel interposed in a middle portion of the first semiconductor mesa and between the source and drain; and a gate formed on a sidewall of the first semiconductor mesa.

Abstract translation: 本发明提供半导体结构的实施例。 半导体结构包括具有第一区域和第二区域的半导体衬底; 形成在所述第一区域内的所述半导体衬底上的第一半导体台面; 在所述第二区域中形成在所述半导体衬底上的第二半导体台面; 以及形成在半导体衬底上的场效应晶体管（FET）。 FET包括形成在第一半导体台面的顶部的第一导电类型的第一掺杂特征; 形成在第一半导体台面的底部部分中的第二导电类型的第二掺杂特征，第二半导体台面以及在第一和第二半导体台面之间的半导体衬底的一部分; 介于所述第一半导体台面的中间部分和所述源极和漏极之间的通道; 以及形成在第一半导体台面的侧壁上的栅极。

公开(公告)号：KR101363216B1

公开(公告)日：2014-02-12

申请号：KR1020110114628

申请日：2011-11-04

Applicant: 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드

Inventor： 리우치웬 ,  왕차오슝

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L27/0886 ,  H01L21/823431 ,  H01L29/0649 ,  H01L29/0657 ,  H01L29/20 ,  H01L29/22 ,  H01L29/66795

Abstract: 다중 핀 장치는 기판 및 기판 상에 형성된 복수의 핀들을 포함한다. 소스 영역 및 드레인 영역은 각각의 핀에 형성된다. 절연막은 기판 상에 형성된다. 절연막은 제1 핀의 제1 면에 인접한 제1 두께를 갖고, 그 핀의 대향면에 인접한 제1 두께와는 상이한 제2 두께를 갖는다. 연속 게이트 구조는 복수의 핀들을 오버레이하여 형성되고, 연속 게이트 구조는 각각의 핀의 상부 표면 및 적어도 하나의 핀의 적어도 하나의 측벽에 인접한다. 절연막 두께를 조절함으로써, 결과 장치의 채널 폭은 미세 조정될 수 있다.

公开(公告)号：KR1020130033262A

公开(公告)日：2013-04-03

申请号：KR1020120014857

申请日：2012-02-14

Applicant: 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드

Inventor： 장지안시우코 ,  우스즈안 ,  왕잉랑 ,  리우치웬

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/4966 ,  H01L29/513 ,  H01L29/517 ,  H01L29/518 ,  H01L29/66545

Abstract: PURPOSE: A metal gate stack including a TiAlN blocking and wetting layer is provided to reduce a leakage current and to improve the performance of a device in comparison to a gate stack including a TaN blocking layer and a Ti wetting layer. CONSTITUTION: A gate structure is formed on the upper side of a substrate(110). The gate structure has a gate stack including a high-K dielectric layer arranged on the upper side of the substrate and a dummy gate arranged on the upper side of the high-k dielectric layer. An opening part is formed by removing the dummy gate from the gate structure(120). A work function layer, a multifunctional wetting and blocking layer, and a conductive layer are formed to fill the opening part(130). An integrated circuit device is completely manufactured(140). [Reference numerals] (110) Gate structure is formed on the upper side of a substrate. The gate structure has a gate stack including a high-K dielectric layer and a dummy gate arranged on the upper side of the high-k dielectric layer.; (120) Opening part is formed by removing the dummy gate from the gate structure; (130) Work function layer, a multifunctional wetting and blocking layer, and a conductive layer are formed in order to fill the opening part; (140) Completely manufactured;

Abstract translation: 目的：提供一种包括TiAlN阻挡层和润湿层的金属栅极堆叠，以便与包括TaN阻挡层和Ti润湿层的栅极堆叠相比，减少漏电流并提高器件的性能。 构成：在衬底（110）的上侧形成栅极结构。 栅极结构具有栅极堆叠，其包括布置在衬底的上侧的高K电介质层和布置在高k电介质层的上侧的伪栅极。 通过从栅极结构（120）去除虚拟栅极形成开口部分。 形成工作功能层，多功能润湿和阻挡层以及导电层以填充开口部分（130）。 集成电路装置是完全制造的（140）。 （附图标记）（110）栅极结构形成在基板的上侧。 栅极结构具有栅极堆叠，其包括布置在高k电介质层的上侧的高K电介质层和伪栅极; （120）通过从栅极结构去除伪栅极形成开口部分; （130）为了填充开口部而形成工作功能层，多功能润湿阻挡层和导电层; （140）完全制造;

公开(公告)号：KR1020130025314A

公开(公告)日：2013-03-11

申请号：KR1020110114628

申请日：2011-11-04

Applicant: 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드

Inventor： 리우치웬 ,  왕차오슝

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L27/0886 ,  H01L21/823431 ,  H01L29/0649 ,  H01L29/0657 ,  H01L29/20 ,  H01L29/22 ,  H01L29/66795 ,  H01L29/785 ,  H01L29/41791

Abstract: PURPOSE: A multi-fin device and a manufacturing method thereof are provided to finely control a channel width by controlling a thickness of an insulation layer. CONSTITUTION: A multi-fin device includes a substrate(4) and a plurality of fins formed on the substrate. A source region and a drain region are formed in each fin. The insulation layer is formed on the substrate and includes a first thickness near a first surface of a first fin and a second thickness near an opposite side to the fin. The first thickness is different from the second thickness. A continuous gate structure(14) is formed by overlaying the plurality of fins and is adjacent to one sidewall of the fin and the upper surface of each fin.

Abstract translation: 目的：提供一种多翅片装置及其制造方法，通过控制绝缘层的厚度来精细地控制通道宽度。 构成：多翅片装置包括基板（4）和形成在基板上的多个翅片。 源区域和漏极区域形成在每个鳍片中。 绝缘层形成在基板上，并且包括靠近第一鳍片的第一表面的第一厚度和靠近鳍片相对侧的第二厚度。 第一厚度不同于第二厚度。 连续的栅极结构（14）通过覆盖多个翅片而形成，并且与翅片的一个侧壁和每个翅片的上表面相邻。

公开(公告)号：KR101900202B1

公开(公告)日：2018-09-18

申请号：KR1020170119799

申请日：2017-09-18

Applicant: 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드

Inventor： 린유헝 ,  쳉홍후에이 ,  리우치웬

IPC: H01L21/8234 ,  H01L29/78 ,  H01L29/66 ,  H01L29/49 ,  H01L21/28

CPC classification number: H01L23/535 ,  H01L21/28518 ,  H01L21/76805 ,  H01L21/76843 ,  H01L21/76855 ,  H01L21/76889 ,  H01L21/76895 ,  H01L21/823821 ,  H01L23/485 ,  H01L23/53266 ,  H01L27/0924 ,  H01L29/41733 ,  H01L29/458 ,  H01L29/66545 ,  H01L29/66772 ,  H01L29/66795 ,  H01L29/78696

Abstract: 반도체디바이스는콘택영역을포함하는반도체기판, 콘택영역상에존재하는실리사이드, 반도체기판상에존재하며콘택영역의일부분을노출시키기위해개구부를포함하는유전체층, 개구부내에존재하는도체, 도체와유전체층사이에존재하는장벽층, 및장벽층과유전체층사이에존재하는금속층을포함하고, 실리사이드의 Si 농도는실리사이드의높이를따라변화한다.

公开(公告)号：KR101879042B1

公开(公告)日：2018-07-16

申请号：KR1020160109935

申请日：2016-08-29

Applicant: 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드

Inventor： 창치아밍 ,  리우치웬 ,  후앙신치에 ,  리쳉치엔

IPC: H01L29/78 ,  H01L21/205 ,  H01L29/66

CPC classification number: H01L29/36 ,  H01L21/02532 ,  H01L21/26506 ,  H01L29/0657 ,  H01L29/167 ,  H01L29/41791 ,  H01L29/66795 ,  H01L29/7848 ,  H01L29/785

Abstract: 반도체디바이스는기판, 적어도하나의반도체핀, 및적어도하나의에피텍시구조물을포함한다. 반도체핀은기판상에존재한다. 반도체핀은위에적어도하나의리세스가구비된다. 에피텍시구조물은반도체핀의리세스에존재한다. 에피텍시구조물은반도체핀으로부터기판으로의방향을따라배열된최상부부분, 제1 부분및 제2 부분을포함한다. 제1 부분은최상부부분의게르마늄원자퍼센티지및 제2 부분의게르마늄원자퍼센티지보다더 높은게르마늄원자퍼센티지를갖는다.