公开(公告)号：KR101701612B1

公开(公告)日：2017-02-01

申请号：KR1020150075090

申请日：2015-05-28

Applicant: 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드

Inventor： 수추휘 ,  첸치밍 ,  차이챠슝 ,  유충이 ,  왕스주유

IPC: H01L27/115 ,  H01L21/02

CPC classification number: H01L29/42332 ,  H01L21/28273 ,  H01L21/32055 ,  H01L21/321 ,  H01L29/42328 ,  H01L29/42348 ,  H01L29/4916 ,  H01L29/66825 ,  H01L29/66833 ,  H01L29/7883 ,  H01L29/7885 ,  H01L29/792

Abstract: 플래시메모리셀들을위한, 실리콘나노-팁(SiNT) 박막과같은양자나노-팁(QNT) 박막이소거속도를증가시키기위해제공된다. QNT 박막은제 1 유전체층 및제 1 유전체층 위에배치되는제 2 유전체층을포함한다. 또한, QNT 박막은제 1 유전체층 위에배치되며제 2 유전체층으로연장하는 QNT들을포함한다. QNT들의높이대 폭의비는 50 퍼센트보다크다. QNT 기반플래시메모리셀 및 SiNT 기반플래시메모리셀을제조하기위한방법이또한제공된다.

Abstract translation: 提供了用于闪存单元的量子纳米尖端（QNT）薄膜，例如硅纳米尖端（SiNT）薄膜以增加擦除速度。 QNT薄膜包括布置在第一介电层上的第一电介质层和第二电介质层。 此外，QNT薄膜包括布置在第一介电层上并延伸到第二介电层中的QNT。 QNT的高度与宽度之比大于50％。 还提供了一种基于QNT的闪存单元和用于制造基于SiNT的快闪存储单元的方法。

公开(公告)号：KR1020160137369A

公开(公告)日：2016-11-30

申请号：KR1020160056957

申请日：2016-05-10

Applicant: 도쿄엘렉트론가부시키가이샤

Inventor： 이시자카,다다히로

IPC: H01L21/285 ,  H01L21/02 ,  H01L29/06 ,  H01L27/115 ,  H01L21/28

CPC classification number: C23C16/16 ,  C23C16/04 ,  C23C16/45523 ,  H01L21/28273 ,  H01L27/11524 ,  H01L27/11556 ,  H01L29/42332

Abstract: 본발명은 CVD법에의해, 미세하면서도또한거의균등한분포로금속나노도트를형성하는방법을제공한다. 금속나노도트의형성방법은, CO 가스를수용하는 CO 가스용기(43)로부터, 원료로서고체상태의루테늄카르보닐을수용하는원료용기(41)에캐리어가스로서 CO 가스를공급함으로써, 루테늄카르보닐가스를 CO 가스와의혼합가스로서처리용기(1) 내에도입하고, 웨이퍼(W) 상에서루테늄카르보닐을분해시켜서금속나노도트를형성하는퇴적공정과, 처리용기(1) 내에의혼합가스의도입을정지한상태에서, CO 가스용기(43)로부터 CO 가스를처리용기(1) 내에직접도입해서웨이퍼(W)의표면에 CO 가스를접촉시키는 CO 가스도입공정을포함한다. 바람직하게는, 퇴적공정과 CO 가스도입공정을복수회반복한다.

Abstract translation: 金属纳米点形成方法包括：将目标基板装载在处理装置的处理容器内; 在目标衬底的表面上沉积多个金属纳米点，其顺序为：将CO气体从存储有CO气体的CO气体容器供应到存储金属羰基化合物的原料容器中; 产生金属羰基化合物的气体; 将产生的含有CO气体的混合气体的羰基化合物的气体引入加工容器中; 并在目标基板上分解羰基金属化合物，并将CO气体从CO气体容器直接引入到处理容器中，在停止向处理容器中引入混合气体的状态下，CO气体为 与目标基板的表面上的金属纳米点接触。

公开(公告)号：KR101605240B1

公开(公告)日：2016-03-21

申请号：KR1020140036961

申请日：2014-03-28

Applicant: 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드

Inventor： 밍취이리우 ,  웨이-항후앙 ,  유-싱창 ,  창-밍유 ,  웨이청유 ,  쉬-창리우 ,  청해리학레이 ,  치아-슝트사이 ,  류-리앙리

IPC: H01L29/78 ,  H01L21/8247 ,  H01L27/115

CPC classification number: H01L21/30604 ,  H01L21/31051 ,  H01L21/31111 ,  H01L21/76224 ,  H01L27/11521 ,  H01L27/11546 ,  H01L27/11548 ,  H01L27/11568 ,  H01L27/11573 ,  H01L27/11575 ,  H01L29/0649 ,  H01L29/0653 ,  H01L29/42328 ,  H01L29/42332 ,  H01L29/42344 ,  H01L29/4916 ,  H01L29/66545 ,  H01L29/66825 ,  H01L29/66833 ,  H01L29/788 ,  H01L29/7881 ,  H01L29/792

Abstract: 방법은메모리디바이스영역에플래시메모리셀을위한선택게이트및 제어게이트를형성하는단계를포함한다. 선택게이트및 제어게이트는반도체기판위에있다. 보호층이선택게이트및 제어게이트를커버하도록형성된다. 적층된층들이로직디바이스영역에형성되고, 여기서적층된층들은선택게이트및 제어게이트를오버랩하도록연장된다. 적층된층들은로직디바이스영역에로직디바이스를위한게이트스택을형성하도록패턴화된다. 패턴화이후에, 에칭단계가메모리디바이스영역의경계영역에서적층된층들의잔여물을에칭하도록수행된다. 에칭단계이후에, 보호층이메모리디바이스영역에서제거된다. 소스및 드레인영역이플래시메모리셀 및로직디바이스각각을위해형성된다.

公开(公告)号：KR101440321B1

公开(公告)日：2014-09-15

申请号：KR1020097015540

申请日：2008-01-10

Applicant: 엔엑스피 유에스에이, 인코포레이티드

Inventor： 라오,라제쉬 ,  무라리드하,라마찬드란

IPC: H01L21/8247 ,  H01L27/115 ,  B82Y10/00

CPC classification number: H01L21/28273 ,  B82Y10/00 ,  H01L29/42328 ,  H01L29/42332 ,  H01L29/66545 ,  H01L29/66825 ,  H01L29/7881

Abstract: 반도체 기판(12)을 이용하여 비휘발성 메모리 디바이스(10)를 형성하는 방법이 개시된다. 전하 저장층(14)은 반도체 기판 위에 형성되고 게이트 재료층은 전하 저장층(14) 위에 제어 게이트 전극(16)을 형성하기 위해 형성된다. 보호층(18, 20)은 게이트 재료층 위에 놓인다. 도펀트들은 반도체 기판(12)에 주입되고 제어 게이트 전극(16)의 반대 측면들상에 반도체 기판에 소스(34) 및 드레인(36)을 형성하기 위해 제어 게이트 전극(16)의 적어도 일 측면 상에 제어 게이트 전극에 자체 정렬된다. 보호층은 도펀트들이 제어 게이트 전극으로 침투하는 것을 방지한다. 게이트 재료층 위에 놓인 보호층이 제거된다. 전기 접촉(42, 44, 48)는 제어 게이트 전극(16), 소스(34) 및 드레인(36)에 형성된다. 일 형태에서, 선택 게이트(28)는 메모리 디바이스에 또한 제공된다.
반도체 기판, 비휘발성 메모리 디바이스, 전하 저장층, 게이트 재료층, 보호층, 선택 게이트 전극

公开(公告)号：KR101393451B1

公开(公告)日：2014-05-13

申请号：KR1020087022455

申请日：2007-02-22

Applicant: 엔엑스피 유에스에이, 인코포레이티드

Inventor： 리,치난,브리안 ,  창,코민 ,  홍,청엠.

IPC: H01L21/336 ,  H01L21/8247 ,  H01L27/115 ,  B82Y40/00

CPC classification number: H01L29/7923 ,  H01L21/28273 ,  H01L21/28282 ,  H01L29/42332 ,  H01L29/42348 ,  H01L29/66825 ,  H01L29/66833 ,  H01L29/7887

Abstract: 반도체 장치(10) 형성 방법은 실리콘을 포함하는 반도체 기판(12)을 제공하는 단계, 상기 반도체 기판의 표면에 유전체 층(14)을 형성하는 단계, 상기 유전체 층 위쪽에 실리콘을 포함하여 게이트 전극(16)을 형성하는 단계, 상기 게이트 전극 아래에 유전체 층을 리세스하는 단계; 이산 전하 저장 재료(24 또는 54)를 갖는 리세스(19)를 채우는 단계, 상기 게이트 전극의 일부(30)를 산화시키는 단계; 및 반도체 기판의 일부를 산화시키는 단계(21)를 포함한다.
리세스, 유전체 층, 게이트 전극, 이산 전하 저장 재료, 반도체 기판

公开(公告)号：KR1020140046971A

公开(公告)日：2014-04-21

申请号：KR1020130024624

申请日：2013-03-07

Applicant: 삼성전자주식회사

Inventor： 설광수 ,  조성순 ,  고병주 ,  김홍수

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L27/11582 ,  G11C16/0483 ,  G11C16/10 ,  G11C16/26 ,  H01L23/5226 ,  H01L23/528 ,  H01L23/5283 ,  H01L27/11565 ,  H01L27/1157 ,  H01L29/42332 ,  H01L29/66825 ,  H01L29/7889 ,  H01L29/7926 ,  H01L2924/0002 ,  H01L21/823487 ,  H01L2924/00

Abstract: Disclosed is a vertical type memory device. The vertical type memory device includes selection lines extended in a first direction, sub lines connected to vertical pillars combined with the selection lines, and bit lines connecting the sub lines and are extended in a second direction intersecting with the first direction. The sub lines connect one to one a pair of the vertical pillars respectively combined with adjacent selection lines.

Abstract translation: 公开了一种垂直型存储装置。 垂直型存储装置包括沿第一方向延伸的选择线，连接到与选择线组合的垂直柱的子线，以及连接子线的位线，并沿与第一方向相交的第二方向延伸。 子线连接一对一对分别与相邻选择线组合的垂直柱。

公开(公告)号：KR101337101B1

公开(公告)日：2013-12-05

申请号：KR1020117031146

申请日：2009-09-25

Applicant: 가부시끼가이샤 도시바

Inventor： 오바류지 ,  마쯔시따다이스께

IPC: H01L27/115 ,  H01L21/8247 ,  H01L29/788 ,  H01L29/792

CPC classification number: B82Y10/00 ,  G11C16/0466 ,  H01L21/28273 ,  H01L21/28282 ,  H01L29/42332 ,  H01L29/7881 ,  H01L29/792

Abstract: 불휘발성 반도체 메모리로서, 반도체 기판의 채널 영역 상에 형성된 제1 게이트 절연막과, 제1 게이트 절연막 중에 형성된, 쿨롱 블록케이드 조건을 충족시키는 제1 도전성 미립자를 포함하는 제1 미립자층과, 제1 게이트 절연막 상에 형성된 전하 축적부와, 전하 축적부 상에 형성된 제2 게이트 절연막과, 제2 게이트 절연막 중에 형성된, 제1 도전성 미립자와는 평균 입경이 상이하고,쿨롱 블록케이드 조건을 충족시키는 제2 도전성 미립자를 포함하는 제2 미립자층과, 제2 게이트 절연막 상에 형성된 게이트 전극을 구비하였다.

公开(公告)号：KR1020130092472A

公开(公告)日：2013-08-20

申请号：KR1020130013601

申请日：2013-02-06

Applicant: 매크로닉스 인터내셔널 컴퍼니 리미티드

Inventor： 루에,항-팅 ,  쿠오,밍-창 ,  시에,치-창 ,  창,쿠오-핀 ,  시아오,이-수안

IPC: G11C16/08 ,  G11C16/24 ,  G11C8/14 ,  G11C7/18

CPC classification number: H01L27/1157 ,  G11C16/10 ,  H01L21/28282 ,  H01L27/0207 ,  H01L27/11582 ,  H01L29/42332 ,  H01L29/66833 ,  H01L29/7881

Abstract: PURPOSE: A thermally assisted flash memory including segmented word lines achieves improved durability and/or increased erasing speed by applying thermal annealing. CONSTITUTION: Arrays of memory cells have rows and columns and include segmented word lines (10) arranged along the rows. The word line provides a gate to the upper part of a channel region of a body (13). A circuit connects bias voltages to segments of the segmented word lines to induce current flow for thermal annealing. Bit lines are arranged along the corresponding columns. [Reference numerals] (AA) Heat; (BB) Gate current

Abstract translation: 目的：通过应用热退火，包括分段字线的热辅助闪存实现了改进的耐久性和/或增加的擦除速度。 构成：存储单元的数组具有行和列，并且包括沿行排列的分段字线（10）。 字线向主体（13）的通道区域的上部提供门。 电路将偏置电压连接到分段字线的段以引起用于热退火的电流。 位线沿着相应的列排列。 （标号）（AA）热量; （BB）栅极电流

公开(公告)号：KR1020130079591A

公开(公告)日：2013-07-10

申请号：KR1020137012393

申请日：2011-10-18

Applicant: 마이크론 테크놀로지, 인크.

Inventor： 브레워,레트티. ,  라마스와미,두라이브이.

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L29/42324 ,  G11C14/0018 ,  G11C16/0408 ,  G11C16/0483 ,  G11C16/08 ,  H01L21/244 ,  H01L21/265 ,  H01L21/28273 ,  H01L21/44 ,  H01L27/11521 ,  H01L27/11524 ,  H01L29/42332 ,  H01L29/4916 ,  H01L29/511 ,  H01L29/66825 ,  H01L29/66833 ,  H01L29/788 ,  H01L29/7881 ,  H01L21/28282

Abstract: 게터링제가 안에 있는 전하 저장 구조체를 포함하는 메모리 셀은 비-휘발성 기억 소자에 유용할 수 있다. 전하 저장 구조체의 전하-저장 재료로부터 산소의 게터링을 제공하는 것은 전하-저장 재료의 유해한 산화의 경감을 가능하게 할 수 있다.

Abstract translation: 具有与处理器通信的处理器和存储器件的设备，所述存储器设备包括存储器单元阵列和控制存储器单元阵列的访问的控制逻辑，其中所述存储器单元阵列包括具有第一 邻近半导体的介质，控制栅极，控制栅极和第一电介质之间的第二电介质，以及第一电介质和第二电介质之间的电荷存储结构，其中电荷存储结构包括电荷存储材料和吸气 剂。

公开(公告)号：KR1020130037062A

公开(公告)日：2013-04-15

申请号：KR1020110101387

申请日：2011-10-05

Applicant: 에스케이하이닉스 주식회사

Inventor： 한경록

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: B82Y10/00 ,  H01L21/28273 ,  H01L27/11521 ,  H01L27/11556 ,  H01L28/60 ,  H01L29/42332 ,  H01L29/7881 ,  H01L29/7889 ,  H01L29/66825

Abstract: PURPOSE: A nonvolatile memory device and a capacitor are provided to prevent charges stored in a memory layer from being discharged in a low field condition by locating a charge movement blocking layer between the memory layer and a tunnel insulation layer or on the inner side of the tunnel insulation layer. CONSTITUTION: A memory layer(12) includes a first nanodot. A tunnel insulation layer(11) is interposed between a channel layer and the memory layer. A charge blocking layer(13) is interposed between the memory layer and a gate electrode(15). A charge movement blocking layer(16) is located on the inner side of the tunnel insulation layer, the inner side of the charge blocking layer, or an interface between the tunnel insulation layer and the memory layer. The charge movement blocking layer includes a second nanodot.

Abstract translation: 目的：提供非易失性存储器件和电容器，以通过在存储层和隧道绝缘层之间或在隧道绝缘层的内侧上定位电荷移动阻挡层来防止存储在存储器层中的电荷在低场条件下放电 隧道绝缘层。 构成：存储层（12）包括第一纳米点。 隧道绝缘层（11）插入沟道层和存储层之间。 电荷阻挡层（13）介于存储层和栅电极（15）之间。 电荷运动阻挡层（16）位于隧道绝缘层的内侧，电荷阻挡层的内侧，或隧道绝缘层与存储层之间的界面。 电荷移动阻挡层包括第二纳米点。