-
公开(公告)号：TWI566278B
公开(公告)日：2017-01-11
申请号：TW103146000
申请日：2014-12-29
发明人： 蔡彥明 , TSAI, YAN MING , 林威戎 , LIN, WEI JUNG , 陳方正 , CHEN, FANG CHENG , 吳啓明 , WU, CHII MING
IPC分类号： H01L21/265 , H01L21/285 , H01L21/324 , H01L21/8238 , H01L29/16
CPC分类号： H01L29/456 , H01L21/26506 , H01L21/28518 , H01L21/324 , H01L21/76814 , H01L21/76831 , H01L21/823814 , H01L27/092 , H01L27/0922 , H01L29/16 , H01L29/161 , H01L29/41725 , H01L29/45 , H01L29/6659
-
公开(公告)号：TW201539547A
公开(公告)日：2015-10-16
申请号：TW103146000
申请日：2014-12-29
发明人： 蔡彥明 , TSAI, YAN MING , 林威戎 , LIN, WEI JUNG , 陳方正 , CHEN, FANG CHENG , 吳啓明 , WU, CHII MING
IPC分类号： H01L21/265 , H01L21/285 , H01L21/324 , H01L21/8238 , H01L29/16
CPC分类号： H01L29/456 , H01L21/26506 , H01L21/28518 , H01L21/324 , H01L21/76814 , H01L21/76831 , H01L21/823814 , H01L27/092 , H01L27/0922 , H01L29/16 , H01L29/161 , H01L29/41725 , H01L29/45 , H01L29/6659
摘要： 本發明揭露形成矽化物接點於半導體裝置中的方法。上述方法包括提供半導體基板，其具有n型場效電晶體(nFET)區與p型場效電晶體(pFET)區；對nFET區中的n型掺雜矽(Si)與pFET區中的p型掺雜矽鍺(SiGe)進行預非晶佈植(PAI)製程，形成n型非晶矽(α-Si)結構與p型非晶矽鍺(α-SiGe)結構；沉積金屬層於α-Si結構與α-SiGe結構上；進行回火製程於半導體裝置上，並依據n型α-Si結構與p型α-SiGe結構之矽化物成長速率差異調整回火製程的升溫速率。在回火製程中完全消耗n型α-Si結構與p型α-SiGe結構，以形成非晶矽化物結構於nFET區與pFET區。
简体摘要： 本发明揭露形成硅化物接点于半导体设备中的方法。上述方法包括提供半导体基板，其具有n型场效应管(nFET)区与p型场效应管(pFET)区；对nFET区中的n型掺杂硅(Si)与pFET区中的p型掺杂硅锗(SiGe)进行预非晶布植(PAI)制程，形成n型非晶硅(α-Si)结构与p型非晶硅锗(α-SiGe)结构；沉积金属层于α-Si结构与α-SiGe结构上；进行回火制程于半导体设备上，并依据n型α-Si结构与p型α-SiGe结构之硅化物成长速率差异调整回火制程的升温速率。在回火制程中完全消耗n型α-Si结构与p型α-SiGe结构，以形成非晶硅化物结构于nFET区与pFET区。
-
公开(公告)号：TW200410325A
公开(公告)日：2004-06-16
申请号：TW091135885
申请日：2002-12-11
IPC分类号： H01L
摘要： 本發明揭露一種閘極之製造方法，先依序形成一閘極介電層、一閘極導體層與一犧牲層於一半導體基底上方，然後圖案化犧牲層，再蝕刻犧牲層與閘極導體層，以完全去除犧牲層，並形成一高分子層於犧牲層蝕刻前之側壁處，接著去除未被高分子層覆蓋住之閘極導體層，去除高分子層，最後去除未被閘極導體層覆蓋住之閘極介電層。於蝕刻犧牲層與閘極導體層時，藉由改變氧氣或HeO2流量則可控制高分子層厚度，不同高分子層厚度則可定義出不同閘極線寬。
简体摘要： 本发明揭露一种闸极之制造方法，先依序形成一闸极介电层、一闸极导体层与一牺牲层于一半导体基底上方，然后图案化牺牲层，再蚀刻牺牲层与闸极导体层，以完全去除牺牲层，并形成一高分子层于牺牲层蚀刻前之侧壁处，接着去除未被高分子层覆盖住之闸极导体层，去除高分子层，最后去除未被闸极导体层覆盖住之闸极介电层。于蚀刻牺牲层与闸极导体层时，借由改变氧气或HeO2流量则可控制高分子层厚度，不同高分子层厚度则可定义出不同闸极线宽。
-
公开(公告)号：TWI315556B
公开(公告)日：2009-10-01
申请号：TW091118655
申请日：2002-08-19
申请人： 台灣積體電路製造股份有限公司
IPC分类号： H01L
摘要： 本發明提供一種形成具有圓化頂角之淺溝槽隔離區凹槽的方法，首先，提供一半導體基底，於半導體基底上形成一硬罩幕層，並以硬罩幕層為罩幕，對半導體基底進行熱氧化處理；接著，以硬罩幕層為罩幕蝕刻半導體基底以在形成有硬罩幕層兩側之半導體基底形成凹槽；然後，對形成有凹槽及硬罩幕之半導體基底進行氧化處理以形成襯層，並於凹槽填入絕緣層以形成隔離區。
简体摘要： 本发明提供一种形成具有圆化顶角之浅沟槽隔离区凹槽的方法，首先，提供一半导体基底，于半导体基底上形成一硬罩幕层，并以硬罩幕层为罩幕，对半导体基底进行热氧化处理；接着，以硬罩幕层为罩幕蚀刻半导体基底以在形成有硬罩幕层两侧之半导体基底形成凹槽；然后，对形成有凹槽及硬罩幕之半导体基底进行氧化处理以形成衬层，并于凹槽填入绝缘层以形成隔离区。
-
公开(公告)号：TW465020B
公开(公告)日：2001-11-21
申请号：TW089118073
申请日：2000-09-04
申请人： 台灣積體電路製造股份有限公司
IPC分类号： H01L
摘要： 本發明提供一種淺溝槽隔離物的製造方法，首先，提供一半導體基底，該基底在主動區域形成有一罩幕圖案。接著，利用該罩幕圖案為遮蔽物，並且蝕刻該半導體基底，以形成一溝槽，其次，去除該罩幕圖案的外周圍，以露出該溝槽的頂部角落。之後，利用物理性濺擊方式處理該溝槽的頂部角落，以形成具有圓化頂部角落的溝槽。然後，在上述具有圓化頂部角落的溝槽內填入絕緣材料以形成一淺溝槽隔離物。根據本發明的製造方法，能夠成功地形成具有圓化頂部角落的淺溝槽隔離物，以避免上述漏電現象，進而提昇半導體元件性能。
简体摘要： 本发明提供一种浅沟槽隔离物的制造方法，首先，提供一半导体基底，该基底在主动区域形成有一罩幕图案。接着，利用该罩幕图案为屏蔽物，并且蚀刻该半导体基底，以形成一沟槽，其次，去除该罩幕图案的外周围，以露出该沟槽的顶部角落。之后，利用物理性溅击方式处理该沟槽的顶部角落，以形成具有圆化顶部角落的沟槽。然后，在上述具有圆化顶部角落的沟槽内填入绝缘材料以形成一浅沟槽隔离物。根据本发明的制造方法，能够成功地形成具有圆化顶部角落的浅沟槽隔离物，以避免上述漏电现象，进而提升半导体组件性能。
-
公开(公告)号：TW489380B
公开(公告)日：2002-06-01
申请号：TW090114281
申请日：2001-06-13
申请人： 台灣積體電路製造股份有限公司
IPC分类号： H01L
摘要： 本發明揭示一種防止深紫外光阻劑傾斜之方法，適用於介電層蝕刻，首先在一基底上依序形成介電層及圖案化之深紫外光阻劑層。接著，以此阻劑層作為蝕刻罩幕，並藉由調整一脈衝(pulse)式射頻(radio frequency，RF)功率電漿之運作週期(duty cycle)來定義蝕刻此介電層。同時，加入含氫氣體於氟碳氣體中以作為電漿蝕刻氣體而防止上述阻劑層發生傾斜(tilting)。
简体摘要： 本发明揭示一种防止深紫外光阻剂倾斜之方法，适用于介电层蚀刻，首先在一基底上依序形成介电层及图案化之深紫外光阻剂层。接着，以此阻剂层作为蚀刻罩幕，并借由调整一脉冲(pulse)式射频(radio frequency，RF)功率等离子之运作周期(duty cycle)来定义蚀刻此介电层。同时，加入含氢气体于氟碳气体中以作为等离子蚀刻气体而防止上述阻剂层发生倾斜(tilting)。
-
公开(公告)号：TW429452B
公开(公告)日：2001-04-11
申请号：TW088118717
申请日：1999-10-28
申请人： 台灣積體電路製造股份有限公司
IPC分类号： H01L
摘要： 一種不利用圖案化光阻層來定義半導體之閘極層的方法。在半導體的基材上，先形成摻雜複晶矽層，再沉積氮氧化矽層和二氧化矽層，然後沉積圖案化光阻層於介電層之上，為了線寬的縮小和粗糙度，可將此光阻層以乾蝕刻加以修整。接著，以圖案化光阻層為罩幕蝕刻此二介電層，再以乾、濕蝕刻將殘餘之光阻層清除。然後利用蝕刻後之二氧化矽和氮氧化矽層作為蝕刻硬罩幕，以溴化氫為反應氣體進行摻雜複晶矽層的蝕刻，蝕刻完後去除聚合物和殘餘的介電層，即可進行後續的閘極製程如形成間隙壁、金屬矽化物及源極/汲極之摻雜等。以介電層作為硬罩幕蝕刻閘極層的方法不僅可做到較小線寬的蝕刻，且製程的信賴度也可有效的增加。
简体摘要： 一种不利用图案化光阻层来定义半导体之闸极层的方法。在半导体的基材上，先形成掺杂复晶硅层，再沉积氮氧化硅层和二氧化硅层，然后沉积图案化光阻层于介电层之上，为了线宽的缩小和粗糙度，可将此光阻层以干蚀刻加以修整。接着，以图案化光阻层为罩幕蚀刻此二介电层，再以干、湿蚀刻将残余之光阻层清除。然后利用蚀刻后之二氧化硅和氮氧化硅层作为蚀刻硬罩幕，以溴化氢为反应气体进行掺杂复晶硅层的蚀刻，蚀刻完后去除聚合物和残余的介电层，即可进行后续的闸极制程如形成间隙壁、金属硅化物及源极/汲极之掺杂等。以介电层作为硬罩幕蚀刻闸极层的方法不仅可做到较小线宽的蚀刻，且制程的信赖度也可有效的增加。
-
公开(公告)号：TW557489B
公开(公告)日：2003-10-11
申请号：TW090124651
申请日：2001-10-05
申请人： 台灣積體電路製造股份有限公司
IPC分类号： H01L
摘要： 一種利用疊層硬罩幕進行臨界尺寸縮減的方法，包括：提供一基底，於該基底上形成一硬罩幕層，於該硬罩幕層上形成一層相對於該硬罩幕層具有高蝕刻選擇比之一保護層，於該保護層上形成一光阻圖案層，以該光阻圖案層為遮蔽罩幕，將該光阻圖案層的圖案轉移至保護層和硬罩幕層，然後移除該光阻圖案層，以濕蝕刻或等向性乾蝕刻來進行硬罩幕層的臨界尺寸縮減，而後移除該保護層。
简体摘要： 一种利用叠层硬罩幕进行临界尺寸缩减的方法，包括：提供一基底，于该基底上形成一硬罩幕层，于该硬罩幕层上形成一层相对于该硬罩幕层具有高蚀刻选择比之一保护层，于该保护层上形成一光阻图案层，以该光阻图案层为屏蔽罩幕，将该光阻图案层的图案转移至保护层和硬罩幕层，然后移除该光阻图案层，以湿蚀刻或等向性干蚀刻来进行硬罩幕层的临界尺寸缩减，而后移除该保护层。
-
公开(公告)号：TW513746B
公开(公告)日：2002-12-11
申请号：TW090114203
申请日：2001-06-12
申请人： 台灣積體電路製造股份有限公司
IPC分类号： H01L
摘要： 一種將矽基材層圖案化的製造方法，係利用形成抗反射塗佈層，增加微影製程的對準，此抗反射塗佈層可為有機材料或無機材料。並在定義矽基材層結構前，將光阻去除，使定義步驟中光阻層易傾斜(Titling)的問題不影響後續定義步驟。另外，更利用多層不同厚度的硬罩幕(Hard Mask)層，減少使用光阻的厚度，有利徽影(Lithography)圖案的轉印，並減少光阻層傾斜的缺點。如此，可製造線寬較細、良好臨界尺寸(Critical Dimension)與剖面(Profile)特性的積體電路元件。
简体摘要： 一种将硅基材层图案化的制造方法，系利用形成抗反射涂布层，增加微影制程的对准，此抗反射涂布层可为有机材料或无机材料。并在定义硅基材层结构前，将光阻去除，使定义步骤中光阻层易倾斜(Titling)的问题不影响后续定义步骤。另外，更利用多层不同厚度的硬罩幕(Hard Mask)层，减少使用光阻的厚度，有利徽影(Lithography)图案的转印，并减少光阻层倾斜的缺点。如此，可制造线宽较细、良好临界尺寸(Critical Dimension)与剖面(Profile)特性的集成电路组件。
-
公开(公告)号：TW508727B
公开(公告)日：2002-11-01
申请号：TW090122991
申请日：2001-09-19
申请人： 台灣積體電路製造股份有限公司
IPC分类号： H01L
摘要： 本發明揭示一種形成淺溝槽隔離(shallow trench isolation, STI)結構之方法。首先，定義蝕刻依序形成有一第一墊氧化層及一終止層之基底，以形成溝槽並在溝槽內嵌入第一氧化層。隨後去除終止層，使第一氧化層部分凸出於第一墊氧化層表面。在此部分凸出之第一氧化層及第一墊氧化層上形成一第二氧化層，其厚度在1到500奈米之間。接著，乾蝕刻第二氧化層以在部分凸出之第一氧化層側表面形成複數側壁氧化層，同時，藉由干涉儀終點偵測法(interferometer endpoint, IEP)控制蝕刻深度。最後，去除側壁氧化層、部分凸出之第一氧化層及第一墊氧化層以露出基底表面，藉以完成淺溝槽隔離結構。
简体摘要： 本发明揭示一种形成浅沟槽隔离(shallow trench isolation, STI)结构之方法。首先，定义蚀刻依序形成有一第一垫氧化层及一终止层之基底，以形成沟槽并在沟槽内嵌入第一氧化层。随后去除终止层，使第一氧化层部分凸出于第一垫氧化层表面。在此部分凸出之第一氧化层及第一垫氧化层上形成一第二氧化层，其厚度在1到500奈米之间。接着，干蚀刻第二氧化层以在部分凸出之第一氧化层侧表面形成复数侧壁氧化层，同时，借由干涉仪终点侦测法(interferometer endpoint, IEP)控制蚀刻深度。最后，去除侧壁氧化层、部分凸出之第一氧化层及第一垫氧化层以露出基底表面，借以完成浅沟槽隔离结构。
-
-
-
-
-
-
-
-
-
搜索结果
16 条记录 (耗时 0.023 秒)
