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    三維半導體裝置及其製造方法
    1.
    发明专利
    三維半導體裝置及其製造方法 审中-公开
    三维半导体设备及其制造方法

    公开(公告)号：TW201817001A

    公开(公告)日：2018-05-01

    申请号：TW106126698

    申请日：2017-08-08

    申请人： 日商東京威力科創股份有限公司 ,  TOKYO ELECTRON LIMITED

    发明人： 史密斯 傑佛瑞 ,  SMITH, JEFFREY ,  德維利耶 安東 J ,  DEVILLIERS, ANTON J. ,  莫漢蒂 尼哈爾 ,  MOHANTY, NIHAR ,  卡爾 蘇巴迪普 ,  KAL, SUBHADEEP ,  泰伯利 坎達巴拉 ,  TAPILY, KANDABARA

    IPC分类号： H01L29/06 ,  H01L29/423 ,  H01L29/78 ,  H01L21/8238

    摘要： 一種半導體裝置，其包含一基板及形成於該基板上之場效電晶體之一閘極區域。該閘極區域包含垂直堆疊之奈米線，該等奈米線之縱軸係與該基板之工作表面平行延伸。一給定之垂直堆疊的奈米線堆疊包含至少兩條垂直對齊之奈米線，其中一p-型奈米線以及一n-型奈米線彼此垂直隔開。該半導體裝置更包含形成於該閘極區域內的階梯狀連接結構，其將每一奈米線電連接至該閘極區域上方的位置。第一閘電極具有階梯狀輪廓並連接至第一階奈米線。

    简体摘要： 一种半导体设备，其包含一基板及形成于该基板上之场效应管之一闸极区域。该闸极区域包含垂直堆栈之奈米线，该等奈米线之纵轴系与该基板之工作表面平行延伸。一给定之垂直堆栈的奈米线堆栈包含至少两条垂直对齐之奈米线，其中一p-型奈米线以及一n-型奈米线彼此垂直隔开。该半导体设备更包含形成于该闸极区域内的阶梯状连接结构，其将每一奈米线电连接至该闸极区域上方的位置。第一闸电极具有阶梯状轮廓并连接至第一阶奈米线。

    奈米線及奈米平板處理用之本體矽電荷轉移之預防方法
    5.
    发明专利
    奈米線及奈米平板處理用之本體矽電荷轉移之預防方法 审中-公开
    奈米线及奈米平板处理用之本体硅电荷转移之预防方法

    公开(公告)号：TW201830693A

    公开(公告)日：2018-08-16

    申请号：TW106139283

    申请日：2017-11-14

    申请人： 日商東京威力科創股份有限公司 ,  TOKYO ELECTRON LIMITED

    发明人： 史密斯 傑佛瑞 ,  SMITH, JEFFREY ,  德維利耶 安東 J ,  DEVILLIERS, ANTON J.

    IPC分类号： H01L29/06 ,  H01L29/66 ,  H01L29/78

    摘要： 一種半導體裝置的製造方法，其步驟包含提供其上具有一分層鰭狀物結構的基板。該分層鰭狀物結構包含基底鰭狀物部分、設置於該基底鰭狀物部分上之犧牲部分、以及設置於該犧牲部分上之通道部分。於該基板之該分層鰭狀物結構上方設置一摻雜源膜，並將摻雜源材料從摻雜源膜擴散到分層鰭狀物結構中除了通道部分以外的一部分中，以在分層鰭狀物結構中形成擴散摻雜區域。於該基板上之該分層鰭狀物結構的至少該擴散摻雜區域上方提供一隔離材料。

    简体摘要： 一种半导体设备的制造方法，其步骤包含提供其上具有一分层鳍状物结构的基板。该分层鳍状物结构包含基底鳍状物部分、设置于该基底鳍状物部分上之牺牲部分、以及设置于该牺牲部分上之信道部分。于该基板之该分层鳍状物结构上方设置一掺杂源膜，并将掺杂源材料从掺杂源膜扩散到分层鳍状物结构中除了信道部分以外的一部分中，以在分层鳍状物结构中形成扩散掺杂区域。于该基板上之该分层鳍状物结构的至少该扩散掺杂区域上方提供一隔离材料。

    奈米線FET裝置用閘極間隔件的形成方法
    6.
    发明专利
    奈米線FET裝置用閘極間隔件的形成方法 审中-公开
    奈米线FET设备用闸极间隔件的形成方法

    公开(公告)号：TW201830692A

    公开(公告)日：2018-08-16

    申请号：TW106139275

    申请日：2017-11-14

    申请人： 日商東京威力科創股份有限公司 ,  TOKYO ELECTRON LIMITED

    发明人： 史密斯 傑佛瑞 ,  SMITH, JEFFREY ,  德維利耶 安東 J ,  DEVILLIERS, ANTON J.

    IPC分类号： H01L29/06 ,  H01L29/423 ,  H01L29/66 ,  H01L29/78

    摘要： 一種全閘極半導體裝置的形成方法，其步驟包含提供其上具有一分層鰭片結構的基板。該分層鰭片結構包含通道部分及犧牲部分，該每一通道部分及犧牲部分均沿著該分層鰭片結構的長度延伸，其中該分層鰭片結構係由替代閘極材料所覆蓋。於該分層鰭片結構上方之該替代閘極材料上形成一虛擬閘極，其中該虛擬閘極具有沿著該分層鰭片結構的長度延伸之臨界尺寸。該方法更包含在該虛擬閘極正下方形成一閘極結構，該閘極結構包含一金屬閘極區域以及設置在該金屬閘極區域之相對側上的閘極間隔件，其中該閘極結構之總臨界尺寸等於該虛擬閘極之該臨界尺寸。

    简体摘要： 一种全闸极半导体设备的形成方法，其步骤包含提供其上具有一分层鳍片结构的基板。该分层鳍片结构包含信道部分及牺牲部分，该每一信道部分及牺牲部分均沿着该分层鳍片结构的长度延伸，其中该分层鳍片结构系由替代闸极材料所覆盖。于该分层鳍片结构上方之该替代闸极材料上形成一虚拟闸极，其中该虚拟闸极具有沿着该分层鳍片结构的长度延伸之临界尺寸。该方法更包含在该虚拟闸极正下方形成一闸极结构，该闸极结构包含一金属闸极区域以及设置在该金属闸极区域之相对侧上的闸极间隔件，其中该闸极结构之总临界尺寸等于该虚拟闸极之该临界尺寸。

    次解析度基板圖案化方法
    7.
    发明专利
    次解析度基板圖案化方法 审中-公开
    次分辨率基板图案化方法

    公开(公告)号：TW201830473A

    公开(公告)日：2018-08-16

    申请号：TW106139643

    申请日：2017-11-16

    申请人： 日商東京威力科創股份有限公司 ,  TOKYO ELECTRON LIMITED

    发明人： 德維利耶 安東 J ,  DEVILLIERS, ANTON J. ,  莫漢蒂 尼哈爾 ,  MOHANTY, NIHAR ,  史密斯 傑佛瑞 ,  SMITH, JEFFREY

    IPC分类号： H01L21/027

    摘要： 此處揭露的技術提供基板圖案化的方法，其造成非均勻節距(混合節距)的線。此處技術亦可藉由選擇性取代多線層中的材料的線來達成先進的圖案化選項。多線層形成具有三個不同材料的交替線。在不移除其他露出的線的情況下，使用一或更多蝕刻遮罩以選擇性移除至少一露出的線。經移除的材料係以填充材料取代。使用蝕刻遮罩以及差異化不同線的材料的蝕刻抗性來執行選擇性移除。經移除的材料係以填充材料取代。使用蝕刻遮罩以及差異化不同線的材料的蝕刻抗性來執行選擇性移除。

    简体摘要： 此处揭露的技术提供基板图案化的方法，其造成非均匀节距(混合节距)的线。此处技术亦可借由选择性取代多线层中的材料的线来达成雪铁龙的图案化选项。多线层形成具有三个不同材料的交替线。在不移除其他露出的线的情况下，使用一或更多蚀刻遮罩以选择性移除至少一露出的线。经移除的材料系以填充材料取代。使用蚀刻遮罩以及差异化不同线的材料的蚀刻抗性来运行选择性移除。经移除的材料系以填充材料取代。使用蚀刻遮罩以及差异化不同线的材料的蚀刻抗性来运行选择性移除。

    在FET元件的奈米通道結構中納入單擴散中斷之方法和裝置
    8.
    发明专利
    在FET元件的奈米通道結構中納入單擴散中斷之方法和裝置 审中-公开
    在FET组件的奈米信道结构中纳入单扩散中断之方法和设备

    公开(公告)号：TW201921454A

    公开(公告)日：2019-06-01

    申请号：TW107128577

    申请日：2018-08-16

    申请人： 日商東京威力科創股份有限公司 ,  TOKYO ELECTRON LIMITED

    发明人： 史密斯 傑佛瑞 ,  SMITH, JEFFREY ,  德維利耶 安東 J ,  DEVILLIERS, ANTON J.

    IPC分类号： H01L21/28 ,  H01L21/336 ,  H01L29/06 ,  H01L29/417 ,  H01L29/66 ,  H01L29/78

    摘要： 形成半導體元件的方法包含設置起始結構，該起始結構包含其上具有與複數源極/汲極（S/D）區域交替配置之複數閘極區域的基板，其中閘極區域之各者包含奈米通道結構，該奈米通道結構具有由替換閘極圍繞的中間部分、及由個別閘極間隔件圍繞的相對端部分，使得奈米通道結構延伸穿過閘極區域的替換閘極和閘極間隔件。S/D區域的各者包含延伸穿過S/D區域的S/D結構，以連接分別設置在S/D區域之相對側上之第一和第二毗鄰閘極區域的奈米通道結構。將第一毗鄰閘極區域轉變成包含假性閘極結構的單擴散中斷，及將第二毗鄰閘極區域轉變成主動閘極，該主動閘極包含配置成在第二毗鄰閘極區域的奈米通道結構之內產生電流通道的主動閘極結構。

    简体摘要： 形成半导体组件的方法包含设置起始结构，该起始结构包含其上具有与复数源极/汲极（S/D）区域交替配置之复数闸极区域的基板，其中闸极区域之各者包含奈米信道结构，该奈米信道结构具有由替换闸极围绕的中间部分、及由个别闸极间隔件围绕的相对端部分，使得奈米信道结构延伸穿过闸极区域的替换闸极和闸极间隔件。S/D区域的各者包含延伸穿过S/D区域的S/D结构，以连接分别设置在S/D区域之相对侧上之第一和第二毗邻闸极区域的奈米信道结构。将第一毗邻闸极区域转变成包含假性闸极结构的单扩散中断，及将第二毗邻闸极区域转变成主动闸极，该主动闸极包含配置成在第二毗邻闸极区域的奈米信道结构之内产生电流信道的主动闸极结构。

    半導體製程中應力之位置特定調整以控制彎曲並進一步控制疊對
    9.
    发明专利
    半導體製程中應力之位置特定調整以控制彎曲並進一步控制疊對 审中-公开
    半导体制程中应力之位置特定调整以控制弯曲并进一步控制叠对

    公开(公告)号：TW201826036A

    公开(公告)日：2018-07-16

    申请号：TW106130214

    申请日：2017-09-05

    申请人： 日商東京威力科創股份有限公司 ,  TOKYO ELECTRON LIMITED

    发明人： 德維利耶 安東 J ,  DEVILLIERS, ANTON J. ,  富爾福德 丹尼爾 ,  FULFORD, DANIEL

    IPC分类号： G03F7/20 ,  H01L21/027 ,  H01L21/66 ,  H01L21/67

    摘要： 文中的技術包含藉由修正或調整晶圓彎曲而修正圖案疊對誤差的系統及方法。半導體基板上之位置特定的應力調整可減少疊對誤差。位置特定之應力調整獨立地修改基板上之特定區域、面積、或點位置，以改變在此些特定位置處的晶圓彎曲，減少基板上的疊對誤差進而改善形成在基板上之後續圖案的疊對。文中的技術包含接收具有某些疊對誤差量的基板、量測基板的彎曲以映射基板各處的z高度偏差、產生一疊對修正圖案、然後以獨立於其他座標位置的修改方式物理修改在特定位置處之基板上的內部應力。此類修改可包含蝕刻基板的背側表面。針對此類製程可使用一或多個製程模組。

    简体摘要： 文中的技术包含借由修正或调整晶圆弯曲而修正图案叠对误差的系统及方法。半导体基板上之位置特定的应力调整可减少叠对误差。位置特定之应力调整独立地修改基板上之特定区域、面积、或点位置，以改变在此些特定位置处的晶圆弯曲，减少基板上的叠对误差进而改善形成在基板上之后续图案的叠对。文中的技术包含接收具有某些叠对误差量的基板、量测基板的弯曲以映射基板各处的z高度偏差、产生一叠对修正图案、然后以独立于其他座标位置的修改方式物理修改在特定位置处之基板上的内部应力。此类修改可包含蚀刻基板的背侧表面。针对此类制程可使用一或多个制程模块。