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公开(公告)号：TW201824278A
公开(公告)日：2018-07-01
申请号：TW107111708
申请日：2003-12-23
发明人： 山岡雅直 , YAMAOKA,MASANAO , 長田健一 , OSADA,KENICHI , 柳澤一正 , YANAGISAWA,KAZUMASA
IPC分类号： G11C11/413 , G11C11/407 , G11C11/417
摘要： 為了以低電壓使SRAM電路動作，而降低構成之電晶體的臨限電壓，則會因電晶體之漏電流增加，而產生如下問題：在一面記憶資料一面未動作狀態之耗電增大。本發明係藉由控制SRAM記憶胞MC內之驅動MOS電晶體之源極線ssl的電位，來減低記憶胞內之MOS電晶體之漏電流。
简体摘要： 为了以低电压使SRAM电路动作，而降低构成之晶体管的临限电压，则会因晶体管之漏电流增加，而产生如下问题：在一面记忆数据一面未动作状态之耗电增大。本发明系借由控制SRAM记忆胞MC内之驱动MOS晶体管之源极线ssl的电位，来减低记忆胞内之MOS晶体管之漏电流。
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公开(公告)号：TWI686800B
公开(公告)日：2020-03-01
申请号：TW107111708
申请日：2003-12-23
发明人： 山岡雅直 , YAMAOKA,MASANAO , 長田健一 , OSADA,KENICHI , 柳澤一正 , YANAGISAWA,KAZUMASA
IPC分类号： G11C11/413 , G11C11/407 , G11C11/417
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公开(公告)号：TWI625723B
公开(公告)日：2018-06-01
申请号：TW106112823
申请日：2003-12-23
发明人： 山岡雅直 , YAMAOKA,MASANAO , 長田健一 , OSADA,KENICHI , 柳澤一正 , YANAGISAWA,KAZUMASA
IPC分类号： G11C11/413 , G11C11/407 , G11C11/417
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公开(公告)号：TW201727643A
公开(公告)日：2017-08-01
申请号：TW106112823
申请日：2003-12-23
发明人： 山岡雅直 , YAMAOKA,MASANAO , 長田健一 , OSADA,KENICHI , 柳澤一正 , YANAGISAWA,KAZUMASA
IPC分类号： G11C11/413 , G11C11/407 , G11C11/417
CPC分类号： G11C11/417 , G11C5/14 , G11C5/148
摘要： 為了以低電壓使SRAM電路動作，而降低構成之電晶體的臨限電壓，則會因電晶體之漏電流增加，而產生如下問題：在一面記憶資料一面未動作狀態之耗電增大。本發明係藉由控制SRAM記憶胞MC內之驅動MOS電晶體之源極線ssl的電位，來減低記憶胞內之MOS電晶體之漏電流。
简体摘要： 为了以低电压使SRAM电路动作，而降低构成之晶体管的临限电压，则会因晶体管之漏电流增加，而产生如下问题：在一面记忆数据一面未动作状态之耗电增大。本发明系借由控制SRAM记忆胞MC内之驱动MOS晶体管之源极线ssl的电位，来减低记忆胞内之MOS晶体管之漏电流。
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