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    半導體裝置及其製造方法
    4.
    发明专利
    半導體裝置及其製造方法 审中-公开
    半导体设备及其制造方法

    公开(公告)号：TW201921686A

    公开(公告)日：2019-06-01

    申请号：TW107131250

    申请日：2018-09-06

    申请人： 日商瑞薩電子股份有限公司 ,  RENESAS ELECTRONICS CORPORATION

    发明人： 柳川洋 ,  YANAGIGAWA, HIROSHI

    IPC分类号： H01L29/747 ,  H01L21/28

    摘要： 本發明之課題在於提供可縮小第1MOS電晶體配置區與第2MOS電晶體配置區之間的分離寬度，同時簡化製造工程的半導體裝置及其製造方法。解決手段為：第1MOS電晶體FMTR與第2MOS電晶體SMTR構成雙向開關。第1MOS電晶體FMTR及第2MOS電晶體SMTR的各者具有縱型溝槽構造。第1雜質區AIR1在第1 MOS電晶體配置區FMTA的外側連接到第1MOS電晶體元件FMTE的第1閘極用溝TR1的側壁，並且與第1源區SR1電性連接。

    简体摘要： 本发明之课题在于提供可缩小第1MOS晶体管配置区与第2MOS晶体管配置区之间的分离宽度，同时简化制造工程的半导体设备及其制造方法。解决手段为：第1MOS晶体管FMTR与第2MOS晶体管SMTR构成双向开关。第1MOS晶体管FMTR及第2MOS晶体管SMTR的各者具有纵型沟槽构造。第1杂质区AIR1在第1 MOS晶体管配置区FMTA的外侧连接到第1MOS晶体管组件FMTE的第1闸极用沟TR1的侧壁，并且与第1源区SR1电性连接。

    電子裝置
    5.
    发明专利
    電子裝置 审中-公开
    电子设备

    公开(公告)号：TW201921613A

    公开(公告)日：2019-06-01

    申请号：TW107124920

    申请日：2018-07-19

    申请人： 日商瑞薩電子股份有限公司 ,  RENESAS ELECTRONICS CORPORATION

    发明人： 板東晃司 ,  BANDO, KOJI ,  西山知宏 ,  NISHIYAMA, TOMOHIRO

    IPC分类号： H01L23/31 ,  H01L23/367 ,  H01L23/538 ,  H01L25/065

    摘要： 本發明之課題在於使具備功率電晶體之電子裝置之散熱性提高。 本發明之半導體模組PM1具備構成反相器電路之封裝體PK1、PK2。於封裝體PK1內置有具有高端用之功率電晶體之半導體晶片，於封裝體PK2內置有具有低端用之功率電晶體之半導體晶片。於該等封裝體PK1、PK2之寬幅之兩面，露出電性連接於功率電晶體之集電極之金屬電極EC、與電性連接於功率電晶體之射極電極之金屬電極EE。於該等封裝體PK1、PK2之金屬電極EC、EE接合有面積大於其等之匯流排條板BSp、BSwa、BSwb、BSn。

    简体摘要： 本发明之课题在于使具备功率晶体管之电子设备之散热性提高。 本发明之半导体模块PM1具备构成反相器电路之封装体PK1、PK2。于封装体PK1内置有具有高端用之功率晶体管之半导体芯片，于封装体PK2内置有具有低端用之功率晶体管之半导体芯片。于该等封装体PK1、PK2之宽幅之两面，露出电性连接于功率晶体管之集电极之金属电极EC、与电性连接于功率晶体管之射极电极之金属电极EE。于该等封装体PK1、PK2之金属电极EC、EE接合有面积大于其等之总线条板BSp、BSwa、BSwb、BSn。

    半導體裝置及影像辨識系統
    6.
    发明专利
    半導體裝置及影像辨識系統 审中-公开
    半导体设备及影像辨识系统

    公开(公告)号：TW201921287A

    公开(公告)日：2019-06-01

    申请号：TW107126993

    申请日：2018-08-03

    申请人： 日商瑞薩電子股份有限公司 ,  RENESAS ELECTRONICS CORPORATION

    发明人： 中村淳 ,  NAKAMURA, ATSUSHI ,  宇田川玲 ,  UTAGAWA, AKIRA ,  松尾茂 ,  MATSUO, SHIGERU

    IPC分类号： G06K9/46 ,  G06N3/04 ,  G06N3/08

    摘要： 本發明之課題在於CNN必須重覆執行「輸入影像與係數的卷積運算（convolution）」達到等同於頻道數量的次數，導致運算量大幅增加。 半導體裝置具備具有卷積運算處理電路的影像辨識裝置。前述卷積運算處理電路具備：係數暫存器，被設定整合係數表的係數；乘積運算電路，求取輸入影像與前述係數之乘積；頻道暫存器，被設定前述整合係數表的頻道編號；頻道選擇電路，基於前述頻道編號而選擇累積加法運算之輸出目的地；及多個輸出暫存器，儲存前述累積加法運算之結果。前述整合係數表係整合多個輸入係數表，前述整合係數表為N×N的大小。前述乘積運算電路一次即可運算N×N的資料。

    简体摘要： 本发明之课题在于CNN必须重复运行“输入影像与系数的卷积运算（convolution）”达到等同于频道数量的次数，导致运算量大幅增加。 半导体设备具备具有卷积运算处理电路的影像辨识设备。前述卷积运算处理电路具备：系数寄存器，被设置集成系数表的系数；乘积运算电路，求取输入影像与前述系数之乘积；频道寄存器，被设置前述集成系数表的频道编号；频道选择电路，基于前述频道编号而选择累积加法运算之输出目的地；及多个输出寄存器，存储前述累积加法运算之结果。前述集成系数表系集成多个输入系数表，前述集成系数表为N×N的大小。前述乘积运算电路一次即可运算N×N的数据。

    半導體裝置、半導體系統及半導體裝置之製造方法
    7.
    发明专利
    半導體裝置、半導體系統及半導體裝置之製造方法 审中-公开
    半导体设备、半导体系统及半导体设备之制造方法

    公开(公告)号：TW201921212A

    公开(公告)日：2019-06-01

    申请号：TW107129713

    申请日：2018-08-27

    申请人： 日商瑞薩電子股份有限公司 ,  RENESAS ELECTRONICS CORPORATION

    发明人： 福岡一樹 ,  FUKUOKA, KAZUKI ,  植村俊文 ,  UEMURA, TOSHIFUMI ,  北地祐子 ,  KITAJI, YUKO

    IPC分类号： G05F3/24 ,  H03K17/22

    摘要： 本發明之目的在於提供一種可以良好精度對監視對象電路的最低動作電壓進行監視的半導體裝置、半導體系統以及半導體裝置的製造方法。為了達成上述目的，根據本發明一實施態樣，半導體系統SYS1的監視部，包含：電壓監視器11，其被與供給到作為監視對象電路的內部電路10的電源電壓VDD相異的電源電壓SVCC所驅動，並監視電源電壓VDD；以及延遲監視器12，其被電源電壓VDD所驅動，並監視內部電路10中的關鍵路徑的信號傳播時間；延遲監視器12，以構成延遲監視器12的複數個電晶體各自的導通電阻之中的最大的導通電阻，比構成內部電路10的複數個電晶體各自的導通電阻之中的最大的導通電阻更小的方式構成。

    简体摘要： 本发明之目的在于提供一种可以良好精度对监视对象电路的最低动作电压进行监视的半导体设备、半导体系统以及半导体设备的制造方法。为了达成上述目的，根据本发明一实施态样，半导体系统SYS1的监视部，包含：电压监视器11，其被与供给到作为监视对象电路的内部电路10的电源电压VDD相异的电源电压SVCC所驱动，并监视电源电压VDD；以及延迟监视器12，其被电源电压VDD所驱动，并监视内部电路10中的关键路径的信号传播时间；延迟监视器12，以构成延迟监视器12的复数个晶体管各自的导通电阻之中的最大的导通电阻，比构成内部电路10的复数个晶体管各自的导通电阻之中的最大的导通电阻更小的方式构成。

    半導體裝置及其製造方法
    8.
    发明专利
    半導體裝置及其製造方法 审中-公开
    半导体设备及其制造方法

    公开(公告)号：TW201907547A

    公开(公告)日：2019-02-16

    申请号：TW107113277

    申请日：2018-04-19

    申请人： 日商瑞薩電子股份有限公司 ,  RENESAS ELECTRONICS CORPORATION

    发明人： 川嶋祥之 ,  KAWASHIMA, YOSHIYUKI ,  橋本孝司 ,  HASHIMOTO, TAKASHI

    IPC分类号： H01L27/11517

    摘要： 本發明提供一種半導體裝置，具有半導體基板SB、半導體基板SB所形成的p型井區PWC、p型井區PWC上所形成的絕緣層BOX、絕緣層BOX上所形成的半導體層SL、半導體層SL上所形成的絕緣層GIH、絕緣層GIH上所形成的導體層CLC。而電容元件C1，由半導體層SL、絕緣層GIH、導體層CLC所構成；電容元件C2，由p型井區PWC、絕緣層BOX、半導體層SL所構成；半導體基板SB與半導體層SL，係由單晶矽層所組成。

    简体摘要： 本发明提供一种半导体设备，具有半导体基板SB、半导体基板SB所形成的p型井区PWC、p型井区PWC上所形成的绝缘层BOX、绝缘层BOX上所形成的半导体层SL、半导体层SL上所形成的绝缘层GIH、绝缘层GIH上所形成的导体层CLC。而电容组件C1，由半导体层SL、绝缘层GIH、导体层CLC所构成；电容组件C2，由p型井区PWC、绝缘层BOX、半导体层SL所构成；半导体基板SB与半导体层SL，系由单晶硅层所组成。

    半導體裝置及其製造方法
    10.
    发明专利
    半導體裝置及其製造方法 审中-公开
    半导体设备及其制造方法

    公开(公告)号：TW201904075A

    公开(公告)日：2019-01-16

    申请号：TW107108940

    申请日：2018-03-16

    申请人： 日商瑞薩電子股份有限公司 ,  RENESAS ELECTRONICS CORPORATION

    发明人： 山越英明 ,  YAMAKOSHI, HIDEAKI ,  橋本孝司 ,  HASHIMOTO, TAKASHI ,  阿部真一郎 ,  ABE, SHINICHIRO ,  大水祐人 ,  OMIZU, YUTO

    IPC分类号： H01L29/792 ,  H01L27/115 ,  H01L27/088 ,  H01L21/336

    摘要： 本發明之目的為在具有ONO膜的MONOS記憶體中，防止在ONO膜上的控制閘極電極的底面的端部與ONO膜下的半導體基板之間發生絶緣破壞以及短路。為了達成上述目的，本發明在對形成在ONO膜ON上的多晶矽膜進行加工以形成控制閘極電極CG時，並未對ONO膜ON進行加工，接著，在形成了覆蓋控制閘極電極CG的側面的偏置間隔件OF2之後，以偏置間隔件OF2作為遮罩對ONO膜ON進行加工。藉此，在控制閘極電極CG的閘極長度方向上，形成ONO膜ON端部比控制閘極電極CG的側面更往外側突出的形狀。

    简体摘要： 本发明之目的为在具有ONO膜的MONOS内存中，防止在ONO膜上的控制闸极电极的底面的端部与ONO膜下的半导体基板之间发生绝缘破坏以及短路。为了达成上述目的，本发明在对形成在ONO膜ON上的多晶硅膜进行加工以形成控制闸极电极CG时，并未对ONO膜ON进行加工，接着，在形成了覆盖控制闸极电极CG的侧面的偏置间隔件OF2之后，以偏置间隔件OF2作为遮罩对ONO膜ON进行加工。借此，在控制闸极电极CG的闸极长度方向上，形成ONO膜ON端部比控制闸极电极CG的侧面更往外侧突出的形状。