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公开(公告)号：TWI592932B
公开(公告)日：2017-07-21
申请号：TW105113355
申请日：2016-04-28
发明人： 朱俐瑋 , CHU, LI-WEI , 連南鈞 , LIEN, NAN-CHUN
IPC分类号： G11C11/418 , G11C11/419
CPC分类号： G11C11/419 , G11C8/16 , G11C11/413 , G11C11/417 , G11C11/418
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公开(公告)号：TW201712679A
公开(公告)日：2017-04-01
申请号：TW105121881
申请日：2016-07-12
发明人： 張 琮永 , CHANG, JONATHAN TSUNG-YUNG , 鄭基廷 , CHENG, CHITING , 李政宏 , LEE, CHENG HUNG , 廖宏仁 , LIAO, HUNG JEN , 克林頓 邁克爾 , CLINTON, MICHAEL
CPC分类号： G11C7/12 , G11C5/14 , G11C5/147 , G11C7/06 , G11C7/065 , G11C7/10 , G11C7/22 , G11C8/06 , G11C8/08 , G11C8/10 , G11C11/417 , G11C11/418
摘要： 一雙軌記憶體操作在一第一電壓及一第二電壓，該雙軌記憶體包括：一記憶體陣列操作在一第一電壓；一字線驅動電路設置以驅動該記憶體陣列之一字線至該第一電壓；一資料路徑設置以傳輸一輸入資料訊號或一輸出資料訊號；及一控制電路設置以產生複數控制訊號至該記憶體陣列、字線驅動電路及該資料路徑；其中該資料路徑及該控制電路設置以操作在該第一電壓及該第二電壓兩者。相關之記憶體巨集及方法亦被揭示。
简体摘要： 一双轨内存操作在一第一电压及一第二电压，该双轨内存包括：一内存数组操作在一第一电压；一字线驱动电路设置以驱动该内存数组之一字线至该第一电压；一数据路径设置以传输一输入数据信号或一输出数据信号；及一控制电路设置以产生复数控制信号至该内存数组、字线驱动电路及该数据路径；其中该数据路径及该控制电路设置以操作在该第一电压及该第二电压两者。相关之内存宏及方法亦被揭示。
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公开(公告)号：TWI571968B
公开(公告)日：2017-02-21
申请号：TW103140239
申请日：2014-11-20
发明人： 梁義忠 , LIANG, YI CHUNG , 黃振浩 , HUANG, CHEN HAO , 劉立偉 , LIU, LI WEI , 黃漢屏 , HWANG, HANN PING
IPC分类号： H01L21/8244 , H01L27/11
CPC分类号： H01L27/1104 , G11C11/417 , H01L21/30604 , H01L21/3065 , H01L21/3083 , H01L21/823456 , H01L27/0207 , H01L29/0642 , H01L29/4236 , H01L29/42364 , H01L29/42376
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公开(公告)号：TW201706775A
公开(公告)日：2017-02-16
申请号：TW105114577
申请日：2016-05-11
申请人： 輝達公司 , NVIDIA CORPORATION
发明人： 菲力克斯 史蒂芬 , FELIX, STEPHEN , 林 宏國 , LIN, HWONG-KWO , 高爾德 史賓塞 , GOLD, SPENCER , 郭靖 , GUO, JING , 哥德爾巴 安德烈亞斯 , GOTTERBA, ANDREAS , 高爾巴斯 傑森 , GOLBUS, JASON , 納塔拉延 卡西克 , NATARAJAN, KARTHIK , 楊俊 , YANG, JUN , 江震曄 , JIANG, ZHENYE , 楊戈 , YANG, GE , 王磊 , WANG, LEI , 李勇 , LI, YONG , 陳華 , CHEN, HUA , 龔海燕 , GONG, HAIYAN , 任蓓蓓 , REN, BEIBEI , 弗爾克爾 艾瑞克 , VOELKEL, ERIC
IPC分类号： G06F1/32
CPC分类号： G11C11/1697 , G11C5/143 , G11C7/00 , G11C11/417 , G11C29/08 , G11C2207/2227
摘要： 本發明揭示一種子系統，其設置成選擇電源供應給靜態隨機存取記憶體單元的子系統會比較專屬記憶體供應電壓與主要系統供應電壓之位準。然後當該系統電壓高於該記憶體供應電壓時，該子系統將該主要系統供應切換至該SRAM單元，含某些容限。當該系統電壓低於該記憶體供應電壓時，含容限，則該子系統將該記憶體供應切換至該SRAM單元。當該系統電壓等於該記憶體供應電壓時，若效能為優先考量，則該子系統將該系統電壓切換至該SRAM單元，但是若省電為優先考量，則將該記憶體供應電壓切換至該SRAM單元。在此方式中，該系統達成最佳效能，不過不用招致靜態電源損失，並且避免存取記憶體的時機問題。
简体摘要： 本发明揭示一种子系统，其设置成选择电源供应给静态随机存取内存单元的子系统会比较专属内存供应电压与主要系统供应电压之位准。然后当该系统电压高于该内存供应电压时，该子系统将该主要系统供应切换至该SRAM单元，含某些容限。当该系统电压低于该内存供应电压时，含容限，则该子系统将该内存供应切换至该SRAM单元。当该系统电压等于该内存供应电压时，若性能为优先考量，则该子系统将该系统电压切换至该SRAM单元，但是若省电为优先考量，则将该内存供应电压切换至该SRAM单元。在此方式中，该系统达成最佳性能，不过不用招致静态电源损失，并且避免存取内存的时机问题。
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公开(公告)号：TW201703234A
公开(公告)日：2017-01-16
申请号：TW104122843
申请日：2015-07-15
发明人： 殷旦雅 , YIN, TAN-YA , 陳明瑞 , CHEN, MING-JUI , 黃家緯 , HUANG, CHIA-WEI , 童宇誠 , TUNG, YU-CHENG , 楊進盛 , YANG, CHIN-SHENG
IPC分类号： H01L27/11 , H01L21/8244
CPC分类号： G11C11/417 , G11C11/412 , H01L23/5226 , H01L23/528 , H01L27/0207 , H01L27/1104
摘要： 一種靜態隨機存取記憶體單元結構與佈局結構包括兩上拉電晶體、兩下拉電晶體、兩條狀接觸插塞以及兩第零層內連線。各第零層內連線設置於各條狀接觸插塞與各上拉電晶體的閘極上，其中各條狀接觸插塞橫跨各下拉電晶體的汲極與各上拉電晶體的汲極設置，並延伸至橫跨各第零層內連線的一端。條狀接觸插塞之間的間隙小於第零層內連線之間的間隙。
简体摘要： 一种静态随机存取内存单元结构与布局结构包括两上拉晶体管、两下拉晶体管、两条状接触插塞以及两第零层内连接。各第零层内连接设置于各条状接触插塞与各上拉晶体管的闸极上，其中各条状接触插塞横跨各下拉晶体管的汲极与各上拉晶体管的汲极设置，并延伸至横跨各第零层内连接的一端。条状接触插塞之间的间隙小于第零层内连接之间的间隙。
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公开(公告)号：TW201703040A
公开(公告)日：2017-01-16
申请号：TW105113355
申请日：2016-04-28
发明人： 朱俐瑋 , CHU, LI-WEI , 連南鈞 , LIEN, NAN-CHUN
IPC分类号： G11C11/418 , G11C11/419
CPC分类号： G11C11/419 , G11C8/16 , G11C11/413 , G11C11/417 , G11C11/418
摘要： 一種多埠SRAM模組，包含：一記憶體單元陣列，包含複數列記憶體單元，每一記憶體單元包含至少一第一控制埠及一第二控制埠；一第一字元線，耦接一目標列的複數個記憶體單元，用來控制該第一控制埠是否開啟；一第二字元線，耦接該目標列的複數個記憶體單元，用來控制該第二控制埠是否開啟；以及一開關元件，耦接該第一字元線及該第二字元線，係依據該第一字元線之電位決定是否將該第二字元線耦接至一參考電位。
简体摘要： 一种多端口SRAM模块，包含：一内存单元数组，包含复数列内存单元，每一内存单元包含至少一第一控制端口及一第二控制端口；一第一字符线，耦接一目标列的复数个内存单元，用来控制该第一控制端口是否打开；一第二字符线，耦接该目标列的复数个内存单元，用来控制该第二控制端口是否打开；以及一开关组件，耦接该第一字符线及该第二字符线，系依据该第一字符线之电位决定是否将该第二字符线耦接至一参考电位。
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公开(公告)号：TWI553783B
公开(公告)日：2016-10-11
申请号：TW104128763
申请日：2015-09-01
发明人： 廖忠志 , LIAW, JHON JHY
IPC分类号： H01L21/8244 , H01L27/11
CPC分类号： H01L27/1104 , G11C11/417 , H01L23/528 , H01L29/0649 , H01L29/41725 , H01L29/41741 , H01L29/7827 , H01L29/78642 , H01L2924/0002 , H01L2924/00
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公开(公告)号：TW201628002A
公开(公告)日：2016-08-01
申请号：TW104133296
申请日：2015-10-08
发明人： 橫山佳巧 , YOKOYAMA, YOSHISATO , 石井雄一郎 , ISHII, YUICHIRO
IPC分类号： G11C11/417
CPC分类号： G11C11/418 , G11C5/148 , G11C11/417
摘要： 本發明係提供一種半導體記憶裝置，該裝置抑制控制記憶單元之源極線之電位之電路之面積，且在待用時可容易地設定為適宜之電位。 半導體記憶裝置具備記憶體陣列及控制記憶體陣列之控制電路。記憶單元相當於靜態型記憶單元。控制電路包含：設置在連接於前述驅動電晶體之源極電極之源極線與第1電壓之間之第1開關電晶體、與第1開關電晶體並聯地設置之第2開關電晶體、及源極線電位控制電路；且源極線電位控制電路以下述方式設定：在記憶單元動作時使第1及第2開關電晶體導通而連接源極線與第1電壓，在待用時將第1開關電晶體設定為不導通，而連接第2開關電晶體之閘極電極與源極線。
简体摘要： 本发明系提供一种半导体记忆设备，该设备抑制控制记忆单元之源极线之电位之电路之面积，且在待用时可容易地设置为适宜之电位。 半导体记忆设备具备内存数组及控制内存数组之控制电路。记忆单元相当于静态型记忆单元。控制电路包含：设置在连接于前述驱动晶体管之源极电极之源极线与第1电压之间之第1开关晶体管、与第1开关晶体管并联地设置之第2开关晶体管、及源极线电位控制电路；且源极线电位控制电路以下述方式设置：在记忆单元动作时使第1及第2开关晶体管导通而连接源极线与第1电压，在待用时将第1开关晶体管设置为不导通，而连接第2开关晶体管之闸极电极与源极线。
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公开(公告)号：TWI536393B
公开(公告)日：2016-06-01
申请号：TW103114156
申请日：2006-07-27
发明人： 新居浩二 , NII, KOJI , 大林茂樹 , OHBAYASHI, SHIGEKI , 塚本康正 , TSUKAMOTO, YASUMASA , 藪內誠 , YABUUCHI, MAKOTO
IPC分类号： G11C8/08
CPC分类号： G11C11/419 , G11C5/06 , G11C5/14 , G11C8/08 , G11C11/417 , G11C11/418
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公开(公告)号：TW201616274A
公开(公告)日：2016-05-01
申请号：TW104132611
申请日：2015-10-02
发明人： 石井雄一郎 , ISHII, YUICHIRO , 宮西篤史 , MIYANISHI, ATSUSHI , 柳沢一正 , YANAGISAWA, KAZUMASA
IPC分类号： G06F1/26
CPC分类号： G11C11/417 , H01L23/5286 , H01L27/1104 , H01L27/1116 , H01L29/1095 , H03K17/6871 , H03K19/0016
摘要： 本發明係提供一種無論電源之開啟順序如何均不會產生不良情況之半導體裝置。 本發明係一種半導體裝置，其包含：第1電源線，其於作用模式時接受電源供給；第2電源線，其於作用模式及待機模式時接受電源供給；記憶體電路，其與第1及第2電源線連接；及第1開關，其於作用模式時將第1電源線與第2電源線電性連接，且於待機模式時將第1電源線與第2電源線相接/分離。記憶體電路包含：記憶體陣列，其與第2電源線連接；周邊電路，其與第1電源線連接；及第2開關，其於作用模式時將第1電源線與第2電源線電性連接，且於待機模式時將第1電源線與第2電源線相接/分離；且第1及第2開關包含：第1PMOS電晶體，其源極及N型井連接於第1電源線；及第2PMOS電晶體，其源極及N型井連接於第2電源線。
简体摘要： 本发明系提供一种无论电源之打开顺序如何均不会产生不良情况之半导体设备。 本发明系一种半导体设备，其包含：第1电源线，其于作用模式时接受电源供给；第2电源线，其于作用模式及待机模式时接受电源供给；内存电路，其与第1及第2电源线连接；及第1开关，其于作用模式时将第1电源线与第2电源线电性连接，且于待机模式时将第1电源线与第2电源线相接/分离。内存电路包含：内存数组，其与第2电源线连接；周边电路，其与第1电源线连接；及第2开关，其于作用模式时将第1电源线与第2电源线电性连接，且于待机模式时将第1电源线与第2电源线相接/分离；且第1及第2开关包含：第1PMOS晶体管，其源极及N型井连接于第1电源线；及第2PMOS晶体管，其源极及N型井连接于第2电源线。
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