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    用於積體電路之嵌入式自我測試之分層結構 BUILT-IN SELF-TEST HIERARCHY FOR AN INTEGRATED CIRCUIT
    1.
    发明专利
    用於積體電路之嵌入式自我測試之分層結構 BUILT-IN SELF-TEST HIERARCHY FOR AN INTEGRATED CIRCUIT 有权
    用于集成电路之嵌入式自我测试之分层结构 BUILT-IN SELF-TEST HIERARCHY FOR AN INTEGRATED CIRCUIT

    公开(公告)号：TWI303717B

    公开(公告)日：2008-12-01

    申请号：TW092134419

    申请日：2003-12-05

    Applicant: 艾基爾系統公司 AGERE SYSTEMS INC.

    Inventor： 義陽 金 KIM, ILYOUNG ,  勞倫斯 雷夫 REEVES, LAURENCE ,  保羅W 魯柯斯基 RUTKOWSKI, PAUL W. ,  吳京 WU, JING

    IPC: G01R ,  G11C

    CPC classification number: G11C29/50016 ,  G01R31/31723 ,  G01R31/31724 ,  G11C29/16

    Abstract: 一種嵌入式自我測試(BIST)網路運用一分層結構之通用BIST排程器(UBS),該等排程器是用於排程及協調元件之測試,其中該等元件可為,例如,規則結構BIST型(RSB)元件與隨機邏輯BIST型(RLB)元件。個別之UBS最好置放於積體電路之局部區域,或區段,以用於測試局部區域之RSB與RLB元件。局部區域之RSB與RLB元件之測試允許BIST網路藉由下列方式使得延遲與時脈扭曲之影響最小化:運用相當短之互連路由於BIST型元件之間。每一個別UBS藉由控制信號之簡化時序依序受到一主UBS(MUBS)之控制。該MUBS也可界接一外部測試裝置,且該裝置啓始BIST型測試。

    Abstract in simplified Chinese: 一种嵌入式自我测试(BIST)网络运用一分层结构之通用BIST调度器(UBS),该等调度器是用于调度及协调组件之测试,其中该等组件可为,例如,守则结构BIST型(RSB)组件与随机逻辑BIST型(RLB)组件。个别之UBS最好置放于集成电路之局部区域,或区段,以用于测试局部区域之RSB与RLB组件。局部区域之RSB与RLB组件之测试允许BIST网络借由下列方式使得延迟与时脉扭曲之影响最小化:运用相当短之互连路由于BIST型组件之间。每一个别UBS借由控制信号之简化时序依序受到一主UBS(MUBS)之控制。该MUBS也可界接一外部测试设备,且该设备启始BIST型测试。

    測試裝置與控制方法 TEST DEVICE AND CONTROL METHOD
    2.
    发明专利
    測試裝置與控制方法 TEST DEVICE AND CONTROL METHOD 审中-公开
    测试设备与控制方法 TEST DEVICE AND CONTROL METHOD

    公开(公告)号：TW200817702A

    公开(公告)日：2008-04-16

    申请号：TW096134854

    申请日：2007-09-19

    Applicant: 愛德萬測試股份有限公司 ADVANTEST CORPORATION

    Inventor： 熊木德雄 KUMAKI, NORIO

    IPC: G01R

    CPC classification number: G01R31/31926 ,  G01R31/31724 ,  G01R31/319

    Abstract: 本發明提供一種測試裝置,其用於測試被測試元件,此測試裝置的特徵在於包括:控制處理器,其執行測試被測試元件用的測試程式;測試單元,其連接於被測試元件,根據控制處理器的指示來測試被測試元件;以及中繼部,其連接於控制處理器以及測試單元,以中繼自控制處理器向測試單元發送的控制命令;且,中繼部包括:緩衝部,其緩衝應自控制處理器向分配給測試單元的位址寫入的控制命令;時序記憶部,其記憶著應將自控制處理器接收的控制命令發送至測試單元的時序;以及緩衝控制部,當記憶於時序記憶部中的時序已到達時,相對應地將緩衝於緩衝部中的控制命令發送至測試單元。

    Abstract in simplified Chinese: 本发明提供一种测试设备,其用于测试被测试组件,此测试设备的特征在于包括:控制处理器,其运行测试被测试组件用的测试进程;测试单元,其连接于被测试组件,根据控制处理器的指示来测试被测试组件;以及中继部,其连接于控制处理器以及测试单元,以中继自控制处理器向测试单元发送的控制命令;且,中继部包括:缓冲部,其缓冲应自控制处理器向分配给测试单元的位址写入的控制命令;时序记忆部,其记忆着应将自控制处理器接收的控制命令发送至测试单元的时序;以及缓冲控制部,当记忆于时序记忆部中的时序已到达时,相对应地将缓冲于缓冲部中的控制命令发送至测试单元。

    高速測試及冗餘計算之遠端內建自測 REMOTE BIST FOR HIGH SPEED TEST AND REDUNDANCY CALCULATION
    3.
    发明专利
    高速測試及冗餘計算之遠端內建自測 REMOTE BIST FOR HIGH SPEED TEST AND REDUNDANCY CALCULATION 失效
    高速测试及冗余计算之远程内置自测 REMOTE BIST FOR HIGH SPEED TEST AND REDUNDANCY CALCULATION

    公开(公告)号：TW200535439A

    公开(公告)日：2005-11-01

    申请号：TW094101989

    申请日：2005-01-24

    Applicant: 萬國商業機器公司 INTERNATIONAL BUSINESS MACHINES CORPORATION

    Inventor： 傑弗瑞H 德瑞貝斯 DREIBELBIS, JEFFREY H. ,  凱文W 賈爾門 GORMAN, KEVIN W. ,  麥可R 尼爾斯 NELMS, MICHAEL R.

    IPC: G01R

    CPC classification number: G11C29/14 ,  G01R31/31724 ,  G01R31/3187 ,  G11C29/16 ,  G11C29/44 ,  G11C29/4401 ,  G11C29/72 ,  G11C2029/0401

    Abstract: 本發明揭露一種嵌入式記憶陣列之混合式內建自測結構(BIST)，將內建自測功能分割成遠端較低速執行指令及本區較高速執行指令。一獨立內建自測邏輯控制器以一較低頻率運作，且使用一內建自測指令組，與複數個嵌入式記憶體陣列通訊。一較高速測試邏輯塊整合於測試中的每一嵌入式記憶體陣列，且係以較高之頻率，本區地處理來自獨立內建自測邏輯控制器之內建自測指令。較高速測試邏輯包含一加倍器，將內建自測指令之頻率，從較低之頻率增加至較高之頻率。獨立內建自測邏輯控制器實現複數個嵌入式記憶體陣列中之複數個較高速測試邏輯結構。

    Abstract in simplified Chinese: 本发明揭露一种嵌入式记忆数组之混合式内置自测结构(BIST)，将内置自测功能分割成远程较低速运行指令及本区较高速运行指令。一独立内置自测逻辑控制器以一较低频率运作，且使用一内置自测指令组，与复数个嵌入式内存数组通信。一较高速测试逻辑块集成于测试中的每一嵌入式内存数组，且系以较高之频率，本区地处理来自独立内置自测逻辑控制器之内置自测指令。较高速测试逻辑包含一加倍器，将内置自测指令之频率，从较低之频率增加至较高之频率。独立内置自测逻辑控制器实现复数个嵌入式内存数组中之复数个较高速测试逻辑结构。

    以核心為基礎之晶片上系統(SOC)的評估方法及結合此方法之SOC的結構
    4.
    发明专利
    以核心為基礎之晶片上系統(SOC)的評估方法及結合此方法之SOC的結構 失效
    以内核为基础之芯片上系统(SOC)的评估方法及结合此方法之SOC的结构

    公开(公告)号：TW582098B

    公开(公告)日：2004-04-01

    申请号：TW091109487

    申请日：2002-05-07

    Applicant: 艾德文斯特公司 ADVANTEST CORPORATION

    Inventor： 羅契 羅赫斯曼 RAJUSMAN, ROCHIT

    IPC: H01L

    CPC classification number: G01R31/31704 ,  G01R31/31705 ,  G01R31/31724 ,  G01R31/3185 ,  G01R31/318508 ,  G01R31/318552 ,  H01L2924/0002 ,  H01L2924/00

    Abstract: 一種核心基礎之晶片上系統(SOC)IC之除錯方法，具有高精確度及可觀察性，及一種具有該方法之SOC之結構。該方法包括步驟：建立SoC中之每一核心之一墊框之二或更多金屬層，同時連接下金屬層上之I/O(輸入及輸出)墊至頂金屬層，從而曝露每一核心之墊框之所有I/O墊及電力墊於頂金屬層之表面上；及經由頂金屬層上之每一核心之I/O墊施加測試向量於該核心，並鑑定通過頂金屬層上之I/O墊所接收之該核心之反應輸出。

    Abstract in simplified Chinese: 一种内核基础之芯片上系统(SOC)IC之调试方法，具有高精确度及可观察性，及一种具有该方法之SOC之结构。该方法包括步骤：创建SoC中之每一内核之一垫框之二或更多金属层，同时连接下金属层上之I/O(输入及输出)垫至顶金属层，从而曝露每一内核之垫框之所有I/O垫及电力垫于顶金属层之表面上；及经由顶金属层上之每一内核之I/O垫施加测试矢量于该内核，并鉴定通过顶金属层上之I/O垫所接收之该内核之反应输出。

    具有可試性設計之積體電路及其設計方法
    5.
    发明专利
    具有可試性設計之積體電路及其設計方法 失效
    具有可试性设计之集成电路及其设计方法

    公开(公告)号：TW571111B

    公开(公告)日：2004-01-11

    申请号：TW089122752

    申请日：2000-10-27

    Applicant: 半導體理工學研究中心股份有限公司 SEMICONDUCTOR TECHNOLOGY ACADEMIC RESEARCH CENTER

    Inventor： 藤原秀雄 FUJIWARA, HIDEO ,  增澤利光 MASUZAWA, TOSHIMITSU ,  大竹哲史 OHTAKE, SATOSHI

    IPC: G01R

    CPC classification number: G01R31/3183 ,  G01R31/31724

    Abstract: 一測試控制器4，具有一測試計劃產生單元11，以產生用於某資料路徑2上的測試計劃，其中該路徑的形成係為提供一固定控制可試性，而其中測試計劃由三個階段組成，即對資料輸入的測試向量播送、測試執行與輸出回應播送，會針對各個測試目的模組所呈現。按此，某積體電路即可提供一項以控制信號時間序列為主的測試計劃給某資料路徑的控制輸入，縮短測試執行時間並按正常的電路作業速度產生該測試計劃，藉此而按真實作業速度來進行測試以及積體電路設計方法。

    Abstract in simplified Chinese: 一测试控制器4，具有一测试计划产生单元11，以产生用于某数据路径2上的测试计划，其中该路径的形成系为提供一固定控制可试性，而其中测试计划由三个阶段组成，即对数据输入的测试矢量播送、测试运行与输出回应播送，会针对各个测试目的模块所呈现。按此，某集成电路即可提供一项以控制信号时间串行为主的测试计划给某数据路径的控制输入，缩短测试运行时间并按正常的电路作业速度产生该测试计划，借此而按真实作业速度来进行测试以及集成电路设计方法。

    特殊應用事件為基礎的半導體測試系統
    6.
    发明专利
    特殊應用事件為基礎的半導體測試系統 失效
    特殊应用事件为基础的半导体测试系统

    公开(公告)号：TW508449B

    公开(公告)日：2002-11-01

    申请号：TW090108385

    申请日：2001-04-09

    Applicant: 艾德文斯特公司

    Inventor： 菅森茂

    IPC: G01R

    CPC classification number: G01R31/31724 ,  G01R31/3167 ,  G01R31/3187 ,  G01R31/31905 ,  G01R31/31921 ,  G01R31/31922

    Abstract: 用以測試半導體裝置的半導體測試系統，特別是一種在主框中具有複數個不同類型的測試器模組及在測試固定器中具有一種專用於測試中裝置的量測模組的半導體測試系統，因而建立低成本且特殊應用的測試系統。該半導體測試系統包含兩個或多個不同性能的測試器模組、用以容納兩個或多個測試器模組之組合的測試系統主框、設在主框上，用以電性連接於測試器模組及測試中裝置的測試固定器、設在測試固定器上，根據測試中裝置的功能用以轉換測試中裝置及測試器模組間之信號的量測模組，以及經由測試器匯流排藉由通信於測試器模組以控制整個測試系統操作的主電腦。

    Abstract in simplified Chinese: 用以测试半导体设备的半导体测试系统，特别是一种在主框中具有复数个不同类型的测试器模块及在测试固定器中具有一种专用于测试中设备的量测模块的半导体测试系统，因而创建低成本且特殊应用的测试系统。该半导体测试系统包含两个或多个不同性能的测试器模块、用以容纳两个或多个测试器模块之组合的测试系统主框、设在主框上，用以电性连接于测试器模块及测试中设备的测试固定器、设在测试固定器上，根据测试中设备的功能用以转换测试中设备及测试器模块间之信号的量测模块，以及经由测试器总线借由通信于测试器模块以控制整个测试系统操作的主电脑。

    半導體裝置及診斷測試方法
    9.
    发明专利
    半導體裝置及診斷測試方法 审中-公开
    半导体设备及诊断测试方法

    公开(公告)号：TW201710700A

    公开(公告)日：2017-03-16

    申请号：TW105112173

    申请日：2016-04-19

    Applicant: 瑞薩電子股份有限公司 ,  RENESAS ELECTRONICS CORPORATION

    Inventor： 芝原真一 ,  SHIBAHARA, SHINICHI ,  川上大輔 ,  KAWAKAMI, DAISUKE ,  井学豊 ,  IGAKU, YUTAKA

    IPC: G01R31/317 ,  G06F11/22

    CPC classification number: G01R31/3177 ,  G01R31/31724 ,  G06F11/27

    Abstract: 本發明即便執行掃描測試，仍可抑制儲存於測試對象之處理電路所存取之記憶電路之資料之改寫。 本發明之半導體裝置包含記憶電路；處理電路，其係利用儲存於記憶電路之資料執行處理，且根據處理之執行而對記憶電路寫入資料；掃描測試電路，其係於處理電路不執行處理時，執行對處理電路之掃描測試；及抑制電路，其於執行對處理電路之掃描測試時，抑制自處理電路對記憶電路之資料寫入。

    Abstract in simplified Chinese: 本发明即便运行扫描测试，仍可抑制存储于测试对象之处理电路所存取之记忆电路之数据之改写。 本发明之半导体设备包含记忆电路；处理电路，其系利用存储于记忆电路之数据运行处理，且根据处理之运行而对记忆电路写入数据；扫描测试电路，其系于处理电路不运行处理时，运行对处理电路之扫描测试；及抑制电路，其于运行对处理电路之扫描测试时，抑制自处理电路对记忆电路之数据写入。

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