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    供可變分段位址產生器之裝置及方法
    2.
    发明专利
    供可變分段位址產生器之裝置及方法 失效
    供可变分段位址产生器之设备及方法

    公开(公告)号：TW357366B

    公开(公告)日：1999-05-01

    申请号：TW086100406

    申请日：1997-01-16

    申请人： 德州儀器公司

    发明人： 康丹尼

    IPC分类号： G11C

    CPC分类号： G11C29/36 ,  G11C29/18

    摘要： 一種具有複雜布局之半導體隨機存取記憶體，設有儲存在測試程序予以輸入儲存器元件陣列21之所有電位列數據型式之ROM單元258，一可變分段位址產生器255，一比較器機構256,257，及一控制單元251。響應來自控制單元251之信號，可變分段位址產生器255在複雜外形之周期性所確定之適當位址輸入每一列數據型式。可變分段位址產生器255然後用以自用以儲存每一ROM數據型式之位址檢索所儲存之數據組。所檢索之數據組與用作供所儲存數據組之樣板之ROM數據型式比較。比較誤差之記錄可予以儲存在一可擦除記憶體單元259。

    简体摘要： 一种具有复杂布局之半导体随机存取内存，设有存储在测试进程予以输入存储器组件数组21之所有电位列数据型式之ROM单元258，一可变分段位址产生器255，一比较器机构256,257，及一控制单元251。响应来自控制单元251之信号，可变分段位址产生器255在复杂外形之周期性所确定之适当位址输入每一列数据型式。可变分段位址产生器255然后用以自用以存储每一ROM数据型式之位址检索所存储之数据组。所检索之数据组与用作供所存储数据组之样板之ROM数据型式比较。比较误差之记录可予以存储在一可擦除内存单元259。

    用於記憶體電路測試引擎的同屬位址拌碼器
    4.
    发明专利
    用於記憶體電路測試引擎的同屬位址拌碼器 审中-公开
    用于内存电路测试发动机的同属位址拌码器

    公开(公告)号：TW201333965A

    公开(公告)日：2013-08-16

    申请号：TW101147162

    申请日：2012-12-13

    申请人： 英特爾公司 ,  INTEL CORPORATION

    发明人： 寇比拉 達山 ,  KOBLA, DARSHAN ,  茲梅爾曼 大衛 ,  ZIMMERMAN, DAVID ,  納塔拉傑 維摩 ,  NATARAJAN, VIMAL

    IPC分类号： G11C29/12

    CPC分类号： G11C29/12 ,  G06F12/1408 ,  G11C29/18 ,  G11C2029/1806

    摘要： 一種供一記憶體電路測試引擎用的同屬位址拌碼器。一記憶體裝置的一實施例包括一具有一個或多個耦接之記憶體元件的記憶體堆疊、一包括一用於該等記憶體元件之邏輯位址至實體位址之對映之同屬可程式規劃位址拌碼器的內建自我測試電路、及一個或多個保持該同屬可程式規劃位址拌碼器之程式規劃值的暫存器。

    简体摘要： 一种供一内存电路测试发动机用的同属位址拌码器。一内存设备的一实施例包括一具有一个或多个耦接之内存组件的内存堆栈、一包括一用于该等内存组件之逻辑位址至实体位址之映射之同属可进程规划位址拌码器的内置自我测试电路、及一个或多个保持该同属可进程规划位址拌码器之进程规划值的寄存器。

    用於記憶體之測試系統及測試方法 TEST SYSTEM AND TEST METHOD FOR MEMORY
    5.
    发明专利
    用於記憶體之測試系統及測試方法 TEST SYSTEM AND TEST METHOD FOR MEMORY 审中-公开
    用于内存之测试系统及测试方法 TEST SYSTEM AND TEST METHOD FOR MEMORY

    公开(公告)号：TW201239891A

    公开(公告)日：2012-10-01

    申请号：TW100113481

    申请日：2011-04-19

    申请人： 南亞科技股份有限公司

    发明人： 楊永慶

    IPC分类号： G11C

    CPC分类号： G11C29/18 ,  G11C11/401

    摘要： 本發明用於記憶體之測試系統包含:一控制裝置、一位址產生裝置、一資料擾亂裝置以及一比較裝置。該控制裝置用以寫入一第一資料至一記憶體。該位址產生裝置用以產生相應於該記憶體之複數個第一位址及複數個第二位址。該資料擾亂裝置係利用第一位址擾亂第一資料,以取得一第二資料,及利用第二位址擾亂第二資料,以取得一第三資料。該比較裝置用以比較第三資料及第一資料。

    简体摘要： 本发明用于内存之测试系统包含:一控制设备、一位址产生设备、一数据扰乱设备以及一比较设备。该控制设备用以写入一第一数据至一内存。该位址产生设备用以产生相应于该内存之复数个第一位址及复数个第二位址。该数据扰乱设备系利用第一位址扰乱第一数据,以取得一第二数据,及利用第二位址扰乱第二数据,以取得一第三数据。该比较设备用以比较第三数据及第一数据。

    用於非揮發性記憶體之導引設置 PILOT PLACEMENT FOR NON-VOLATILE MEMORY
    6.
    发明专利
    用於非揮發性記憶體之導引設置 PILOT PLACEMENT FOR NON-VOLATILE MEMORY 审中-公开
    用于非挥发性内存之导引设置 PILOT PLACEMENT FOR NON-VOLATILE MEMORY

    公开(公告)号：TW200842890A

    公开(公告)日：2008-11-01

    申请号：TW097104818

    申请日：2008-02-12

    申请人： 邁威爾世界貿易有限公司 MARVELL WORLD TRADE LTD.

    发明人： 楊雪石 XUESHI YANG ,  吳子寧 ZINING WU ,  佩達斯 史達佳 PANTAS SUTARDJA

    IPC分类号： G11C

    CPC分类号： G06F11/1068 ,  G11C29/18 ,  G11C29/24 ,  G11C29/50 ,  G11C2029/0409 ,  G11C2029/0411 ,  G11C2029/5002

    摘要： 一種記憶體控制模組包括格式模組,所述之格式模組與包括B個記憶體塊的記憶體陣列通信,每個記憶體塊包括P個物理頁和Q個邏輯頁。格式模組在B個記憶體塊中的每一個中選擇X個預定位置以寫入引導資料(write pilot data)和讀回引導信號(read-back pilot signals)。B、P、Q和X是大於或等於1的整數。記憶體控制模組還包括信號處理模組,所述之信號處理模組將所寫入的引導資料與讀回的引導信號相比較,並根據比較結果確定所寫入的引導資料和所讀回的引導信號之間的差異。

    简体摘要： 一种内存控制模块包括格式模块,所述之格式模块与包括B个内存块的内存数组通信,每个内存块包括P个物理页和Q个逻辑页。格式模块在B个内存块中的每一个中选择X个预定位置以写入引导数据(write pilot data)和读回引导信号(read-back pilot signals)。B、P、Q和X是大于或等于1的整数。内存控制模块还包括信号处理模块,所述之信号处理模块将所写入的引导数据与读回的引导信号相比较,并根据比较结果确定所写入的引导数据和所读回的引导信号之间的差异。

    記憶體測試電路
    7.
    发明专利
    記憶體測試電路 失效
    内存测试电路

    公开(公告)号：TW329526B

    公开(公告)日：1998-04-11

    申请号：TW086111736

    申请日：1997-08-15

    申请人： 沖電氣工業股份有限公司

    发明人： 佐瀨一郎

    IPC分类号： G11C ,  G01R

    CPC分类号： G11C29/18 ,  G11C29/20

    摘要： 在記憶體電路具有位址信號產生器包括一第一位址產生電路，在接收到一第一時脈信號時，輸出一第一輸出數據，用以對該記憶體電路之該些記憶體儲存格，依序產生指定在該些記憶體儲存格測試對象之一第二位址信號；一第二位址產生電路，在接收一第二時脈信號時，輸出一第二輸出數據，用以指定該記憶體電路的該些記憶體儲存格作該測試，依序產生一第三位址信號；一輸出控制電路，當接收一控制信號時，輸出一第三輸出數據，用以控制該第二位址產生電路輸出該第二輸出數據；以及一演算電路，當接收到該第一輸出數據和該第三輸出數據時進行演算，並輸出一輸出位址信號。在此，測試器根據準備去存放記憶體之位址信號，因此從記憶體依序輸入位址信號是必要的，但是使用記憶體測試專用的測試器卻不需要。

    简体摘要： 在内存电路具有位址信号产生器包括一第一位址产生电路，在接收到一第一时脉信号时，输出一第一输出数据，用以对该内存电路之该些内存存储格，依序产生指定在该些内存存储格测试对象之一第二位址信号；一第二位址产生电路，在接收一第二时脉信号时，输出一第二输出数据，用以指定该内存电路的该些内存存储格作该测试，依序产生一第三位址信号；一输出控制电路，当接收一控制信号时，输出一第三输出数据，用以控制该第二位址产生电路输出该第二输出数据；以及一演算电路，当接收到该第一输出数据和该第三输出数据时进行演算，并输出一输出位址信号。在此，测试器根据准备去存放内存之位址信号，因此从内存依序输入位址信号是必要的，但是使用内存测试专用的测试器却不需要。

    多字線測試控制電路及其控制方法 MULTI-WORDLINE TEST CONTROL CIRCUIT AND CONTROLLING METHOD THEREOF
    10.
    发明专利
    多字線測試控制電路及其控制方法 MULTI-WORDLINE TEST CONTROL CIRCUIT AND CONTROLLING METHOD THEREOF 审中-公开
    多字线测试控制电路及其控制方法 MULTI-WORDLINE TEST CONTROL CIRCUIT AND CONTROLLING METHOD THEREOF

    公开(公告)号：TW200845018A

    公开(公告)日：2008-11-16

    申请号：TW097105454

    申请日：2008-02-15

    申请人： 海力士半導體股份有限公司 HYNIX SEMICONDUCTOR INC.

    发明人： 韓熙賢 HAN, HI-HYUN ,  金志烈 KIM, JEE-YUL

    IPC分类号： G11C

    CPC分类号： G11C29/18 ,  G11C2029/1202 ,  G11C2029/2602

    摘要： 本發明揭示一種在一半導體積體裝置內的多字線測試控制電路,其用於在複數個單元墊之間特定的單元墊內執行多字線測試。該多字線測試控制電路包括一多測試控制區塊,其用於接收多字線測試信號並輸出第一測試信號與第二測試信號,以及一多字線測試區塊,其用於在複數個單元墊之間的特定單元墊內執行多字線測試,以回應第一測試信號以及第二測試信號。

    简体摘要： 本发明揭示一种在一半导体积体设备内的多字线测试控制电路,其用于在复数个单元垫之间特定的单元垫内运行多字线测试。该多字线测试控制电路包括一多测试控制区块,其用于接收多字线测试信号并输出第一测试信号与第二测试信号,以及一多字线测试区块,其用于在复数个单元垫之间的特定单元垫内运行多字线测试,以回应第一测试信号以及第二测试信号。