公开(公告)号：US08683308B2

公开(公告)日：2014-03-25

申请号：US13404669

申请日：2012-02-24

申请人： Nina Tsukamoto ,  Toshihiro Tomozaki ,  Terumasa Haneda

发明人： Nina Tsukamoto ,  Toshihiro Tomozaki ,  Terumasa Haneda

IPC分类号： G06F11/00 ,  G08C25/00 ,  H03M13/00 ,  H04L1/00

CPC分类号： G06F11/10

摘要： Each of (n−1) 2-bit checking units, where n is an integer larger than or equal to 4, receives n-bit redundant encoded data generated from 1-bit input data, and outputs 2-bit check data based on a result of comparison between bits of the encoded data, combinations of the bits differing in each comparison. An all-bit checking unit outputs all-bit check data based on exclusive ORs of all-bit of the encoded data. An error detecting unit detects errors in the encoded data on the basis of the (n−1) sets of 2-bit check data and the all-bit check data, and outputs the input data on the basis of the result of error detection.

摘要翻译： （n-1）个2位检查单元，其中n是大于或等于4的整数，接收从1位输入数据生成的n位冗余编码数据，并输出2位检查数据 编码数据的比特的比较结果，每个比较不同的比特的组合。 全位检查单元根据编码数据的全部位的异或运算输出全位检查数据。 错误检测单元根据第（n-1）组2位检查数据和全位检查数据来检测编码数据中的错误，并根据错误检测结果输出输入数据。

公开(公告)号：US08356203B2

公开(公告)日：2013-01-15

申请号：US12787020

申请日：2010-05-25

申请人： Atsushi Uchida ,  Yuji Hanaoka ,  Terumasa Haneda ,  Yoko Kawano ,  Emi Narita

发明人： Atsushi Uchida ,  Yuji Hanaoka ,  Terumasa Haneda ,  Yoko Kawano ,  Emi Narita

IPC分类号： G06F1/12

CPC分类号： G06F1/12

摘要： An asynchronous interface circuit for transferring a data stream between different clock domains, the asynchronous interface circuits includes a data holding circuit for sequentially receiving and transferring data of the data stream in synchronism with a first clock signal, and holding the received data until an input of a next data, an asynchronous memory for sequentially receiving the data held in the data holding circuit in synchronism with the first clock signal and for outputting the data in the order of inputting in synchronism with a second clock signal. The asynchronous interface circuit further includes a monitor for detecting an operating state of the asynchronous memory, and a selector for selecting one of the data output from the asynchronous memory and the data output from the data holding circuit on the basis of a detecting result of the monitor.

摘要翻译： 一种用于在不同时钟域之间传送数据流的异步接口电路，异步接口电路包括数据保持电路，用于与第一时钟信号同步地顺序地接收和传送数据流的数据，并保持所接收的数据直到输入 下一个数据，异步存储器，用于与第一时钟信号同步地顺序地接收保存在数据保持电路中的数据，并以与第二时钟信号同步的顺序输出数据。 异步接口电路还包括用于检测异步存储器的操作状态的监视器，以及用于从异步存储器输出的数据中的一个和从数据保持电路输出的数据的选择器， 监控。

公开(公告)号：US20120254636A1

公开(公告)日：2012-10-04

申请号：US13402274

申请日：2012-02-22

申请人： Nina TSUKAMOTO ,  Yuji Hanaoka ,  Terumasa Haneda ,  Atsushi Uchida ,  Yoko Kawano

发明人： Nina TSUKAMOTO ,  Yuji Hanaoka ,  Terumasa Haneda ,  Atsushi Uchida ,  Yoko Kawano

IPC分类号： G06F1/30 ,  G06F12/16

CPC分类号： G06F1/30 ,  G06F11/1441 ,  G06F12/0868 ,  G06F2212/1032 ,  G06F2212/262 ,  Y02D10/13

摘要： A control apparatus includes a capacitor to store electric power supplied from the power supply unit and to supply the stored electric power to the control apparatus when the power supply from the power supply unit is stopped, a first nonvolatile memory, a second nonvolatile memory, a first controller, and a second controller. The first controller writes the data, stored in the cache memory, into the first nonvolatile memory when the external power supply is stopped verifies whether the data stored in the first nonvolatile memory is normal, and sends information of area where the data in the first nonvolatile memory is not normal when the verification indicates that the writing is not normal. And the second controller writes the information sent from the first controller into the second nonvolatile memory.

摘要翻译： 控制装置包括电容器，用于存储从电源单元提供的电力，并且当来自电源单元的电源停止时，将存储的电力提供给控制装置，第一非易失性存储器，第二非易失性存储器， 第一控制器和第二控制器。 当外部电源停止时，第一控制器将存储在高速缓冲存储器中的数据写入第一非易失性存储器，验证存储在第一非易失性存储器中的数据是否正常，并且发送第一非易失性存储器中的数据的区域的信息 当验证表明写入不正常时，内存不正常。 并且第二控制器将从第一控制器发送的信息写入第二非易失性存储器。

公开(公告)号：US20100306570A1

公开(公告)日：2010-12-02

申请号：US12787020

申请日：2010-05-25

申请人： Atsushi UCHIDA ,  Yuji Hanaoka ,  Terumasa Haneda ,  Yoko Kawano ,  Emi Narita

发明人： Atsushi UCHIDA ,  Yuji Hanaoka ,  Terumasa Haneda ,  Yoko Kawano ,  Emi Narita

IPC分类号： G06F12/00 ,  G06F1/04

CPC分类号： G06F1/12

摘要： An asynchronous interface circuit for transferring a data stream between different clock domains, the asynchronous interface circuits includes a data holding circuit for sequentially receiving and transferring data of the data stream in synchronism with a first clock signal, and holding the received data until an input of a next data, an asynchronous memory for sequentially receiving the data held in the data holding circuit in synchronism with the first clock signal and for outputting the data in the order of inputting in synchronism with a second clock signal. The asynchronous interface circuit further includes a monitor for detecting an operating state of the asynchronous memory, and a selector for selecting one of the data output from the asynchronous memory and the data output from the data holding circuit on the basis of a detecting result of the monitor.

摘要翻译： 一种用于在不同时钟域之间传送数据流的异步接口电路，异步接口电路包括数据保持电路，用于与第一时钟信号同步地顺序地接收和传送数据流的数据，并保持所接收的数据直到输入 下一个数据，异步存储器，用于与第一时钟信号同步地顺序地接收保存在数据保持电路中的数据，并以与第二时钟信号同步的顺序输出数据。 异步接口电路还包括用于检测异步存储器的操作状态的监视器，以及用于从异步存储器输出的数据中的一个和从数据保持电路输出的数据的选择器， 监控。

公开(公告)号：US07552249B2

公开(公告)日：2009-06-23

申请号：US11239069

申请日：2005-09-30

申请人： Hidenori Takahashi ,  Yuichi Ogawa ,  Terumasa Haneda

发明人： Hidenori Takahashi ,  Yuichi Ogawa ,  Terumasa Haneda

IPC分类号： G06F3/00 ,  G06F13/28

CPC分类号： G06F13/28 ,  G06F3/0619 ,  G06F3/0659 ,  G06F3/0689

摘要： A DMA circuit prevents an erroneous data transfer by a descriptor due to an address failure of memory. When a descriptor is created, the data processing unit writes a pointer, for storing the descriptor, in a predetermined part of the descriptor, and stores the descriptor in memory, and when a DMA engine reads the descriptor from the memory, the DMA engine confirms whether the value is correct, and judges whether a DMA transfer of the data in the memory is possible. For both reading and writing of a descriptor, data corruption due to an address failure can be prevented.

摘要翻译： DMA电路由于存储器的地址故障而阻止由描述符导致的错误数据传输。 当创建描述符时，数据处理单元将用于存储描述符的指针写入描述符的预定部分，并将描述符存储在存储器中，并且当DMA引擎从存储器读取描述符时，DMA引擎确认 该值是否正确，并且判断存储器中的数据是否可以进行DMA传输。 对于描述符的读取和写入，可以防止由于地址失败引起的数据损坏。

公开(公告)号：US20080209203A1

公开(公告)日：2008-08-28

申请号：US12003672

申请日：2007-12-28

申请人： Terumasa Haneda

发明人： Terumasa Haneda

IPC分类号： H04L9/00

CPC分类号： H04L9/00 ,  G06F21/72 ,  G06F21/85 ,  H04L9/0631 ,  H04L63/0428

摘要： A crypt processor is connected to a host computer and a storage apparatus. Data from the host computer is transferred to the crypt processor via DMA (Direct Memory Access) to be encrypted and then stored in the storage apparatus. The crypto processor acquires a descriptor defining a DMA number for identifying a DMA channel used to DMA-transfer the data. The crypto processor stores therein, based on the DMA number included in the acquired descriptor, the data transferred using the same DMA channel in units of a data size specified in a data bus. The crypto processor then encrypts the stored data in units of data size specified in a crypt system, and transfers the encrypted data to the storage apparatus.

摘要翻译： 密码处理器连接到主计算机和存储装置。 通过DMA（直接存储器访问）将来自主机的数据传送到密码处理器，以进行加密，然后存储在存储设备中。 加密处理器获取定义用于识别用于DMA传送数据的DMA通道的DMA号码的描述符。 密码处理器根据包含在所获取的描述符中的DMA号码存储以数据总线中指定的数据大小为单位使用相同DMA通道传输的数据。 然后，密码处理器以密码系统中指定的数据大小为单位加密存储的数据，并将加密的数据传送到存储装置。

公开(公告)号：US20060218336A1

公开(公告)日：2006-09-28

申请号：US11359580

申请日：2006-02-23

申请人： Hiroshi Ishizawa ,  Terumasa Haneda ,  Yuichi Ogawa

发明人： Hiroshi Ishizawa ,  Terumasa Haneda ,  Yuichi Ogawa

IPC分类号： G06F13/00

CPC分类号： G06F13/4022

摘要： To be able to transmit a response packet to a target, which is the original request source node, even if, after issuing a request from a node to another, a bus ID/a device ID is replaced in the PCI-Express switch before said another node makes a response to the request source node in a PCI-Express communication system, which uses a PCI-Express switch. For that purpose, a unique node ID for indicating each node is set to the nodes, a channel ID is set to each channel used for data transfer, and the node ID of the transfer destination module, the channel ID of a channel used for the data transfer, and the packet type indicating that the packet is a request or a response are set in an address field of a packet of data transfer. For the data transfer, only a memory write request packet routed by address routing is used.

摘要翻译： 为了能够将响应分组发送到作为原始请求源节点的目标，即使在从节点向另一节点发出请求之后，在所述PCI-Express交换机之前，将总线ID /设备ID替换为所述PCI-Express交换机 另一个节点在使用PCI-Express交换机的PCI-Express通信系统中对请求源节点做出响应。 为此，将用于指示每个节点的唯一节点ID设置为节点，将信道ID设置为用于数据传输的每个信道，并且传送目的地模块的节点ID，用于该节点的信道的信道ID 数据传输，以及指示分组是请求或响应的分组类型被设置在数据传送分组的地址字段中。 对于数据传输，仅使用由地址路由路由的存储器写请求分组。

公开(公告)号：US06957273B2

公开(公告)日：2005-10-18

申请号：US09725672

申请日：2000-11-30

申请人： Terumasa Haneda ,  Hiroshi Matsushita ,  Makoto Takamatsu ,  Yuji Hanaoka

发明人： Terumasa Haneda ,  Hiroshi Matsushita ,  Makoto Takamatsu ,  Yuji Hanaoka

IPC分类号： G06F13/40 ,  G06F15/173 ,  G06F15/16 ,  H04J3/16 ,  H04J3/22

CPC分类号： G06F13/4045

摘要： Priorities are set in order of an internal register access packet, a response system packet, and a command system packet which are transmitted/received by a packet transmitting/receiving unit. In a transfer waiting state of the command system packet of the low priority to a certain transmission destination, in the case where the response system packet or internal register access packet of the high priority to another transmission destination is received from an external module, the packet transmitting/receiving unit withdraws the transfer waiting state and transmits the packet of the high priority.

摘要翻译： 优先级按照由分组发送/接收单元发送/接收的内部寄存器访问分组，响应系统分组和命令系统分组的顺序设置。 在某个传输目的地的低优先级的命令系统分组的转移等待状态中，在从外部模块接收到对另一发送目的地的高优先级的响应系统分组或内部寄存器访问分组的情况下， 发送/接收单元撤回传送等待状态并发送高优先级的数据包。

公开(公告)号：US20050044300A1

公开(公告)日：2005-02-24

申请号：US10785118

申请日：2004-02-25

申请人： Osamu Kimura ,  Yuichi Ogawa ,  Terumasa Haneda ,  Akihito Kobayashi ,  Koji Uchida ,  Kazuma Takatsu ,  Katsuhiko Nagashima

发明人： Osamu Kimura ,  Yuichi Ogawa ,  Terumasa Haneda ,  Akihito Kobayashi ,  Koji Uchida ,  Kazuma Takatsu ,  Katsuhiko Nagashima

IPC分类号： G06F3/06 ,  G06F11/20 ,  G06F12/08 ,  G06F12/00

CPC分类号： G06F12/0868 ,  G06F11/2087 ,  G06F2212/286 ,  G06F2212/312

摘要： The present invention has been developed to carry out the dual-writing of data in cache memories at a higher speed through a single address designation for the improvement of processing performance. In the present invention, a host interface module produces addressing information for designating two written-in destinations, and a bridge module produces two transferred-to addresses and written-in addresses of the cache memories on the basis of the addressing information so that data to be written is transferred to two management modules corresponding to the two transferred-to addresses to be written at the written-in addresses of the cache memories of the management modules.

摘要翻译： 本发明已被开发为通过单个地址指定以更高的速度对高速缓冲存储器中的数据进行双重写入，以提高处理性能。 在本发明中，主机接口模块产生用于指定两个写入目的地的寻址信息，并且桥接模块基于寻址信息产生高速缓冲存储器的两个转移地址和写入地址，从而将数据 被写入被传送到两个管理模块，该管理模块对应于要写入管理模块的高速缓冲存储器的写入地址的两个传送地址。

公开(公告)号：US08321659B2

公开(公告)日：2012-11-27

申请号：US12003672

申请日：2007-12-28

申请人： Terumasa Haneda

发明人： Terumasa Haneda

IPC分类号： H04L29/06

CPC分类号： H04L9/00 ,  G06F21/72 ,  G06F21/85 ,  H04L9/0631 ,  H04L63/0428

摘要： A crypt processor is connected to a host computer and a storage apparatus. Data from the host computer is transferred to the crypt processor via DMA (Direct Memory Access) to be encrypted and then stored in the storage apparatus. The crypto processor acquires a descriptor defining a DMA number for identifying a DMA channel used to DMA-transfer the data. The crypto processor stores therein, based on the DMA number included in the acquired descriptor, the data transferred using the same DMA channel in units of a data size specified in a data bus. The crypto processor then encrypts the stored data in units of data size specified in a crypt system, and transfers the encrypted data to the storage apparatus.

摘要翻译： 密码处理器连接到主计算机和存储装置。 通过DMA（直接存储器访问）将来自主机的数据传送到密码处理器，以进行加密，然后存储在存储设备中。 加密处理器获取定义用于识别用于DMA传送数据的DMA通道的DMA号码的描述符。 密码处理器根据包含在所获取的描述符中的DMA号码存储以数据总线中指定的数据大小为单位使用相同DMA通道传输的数据。 然后，密码处理器以密码系统中指定的数据大小为单位加密存储的数据，并将加密的数据传送到存储装置。