公开(公告)号：US5809320A

公开(公告)日：1998-09-15

申请号：US415771

申请日：1995-04-03

Applicant: Anil Jain ,  David Deverell ,  Gilbert Wolrich

Inventor： Anil Jain ,  David Deverell ,  Gilbert Wolrich

IPC: G06F7/00 ,  F02B75/02 ,  G06F7/38 ,  G06F7/483 ,  G06F7/527 ,  G06F7/57 ,  G06F7/76 ,  G06F9/30 ,  G06F9/302 ,  G06F9/38 ,  G06F12/08

CPC classification number: G06F7/483 ,  G06F9/30014 ,  G06F9/30145 ,  G06F9/3016 ,  G06F9/30167 ,  G06F9/3802 ,  G06F9/3836 ,  G06F9/3838 ,  G06F9/3844 ,  G06F9/3855 ,  G06F9/3857 ,  G06F9/3861 ,  G06F9/3867 ,  G06F9/3877 ,  F02B2075/025 ,  G06F7/49947

Abstract: A pipelined CPU executing instructions of variable length, and referencing memory using various data widths. Macroinstruction pipelining is employed (instead of microinstruction pipelining), with queuing between units of the CPU to allow flexibility in instruction execution times. A wide bandwidth is available for memory access; fetching 64-bit data blocks on each cycle. A floating point processor function is integrated on-chip, with enhanced speed due to a bypass technique; a trial mini-rounding is done on low-order bits of the result, and if correct, the last stage of the floating point processor can be bypassed, saving one cycle of latency.

Abstract translation: 执行可变长度指令的流水线CPU，并使用各种数据宽度引用存储器。 使用宏指令流水线（而不是微指令流水线），在CPU的单元之间排队，以允许指令执行时间的灵活性。 宽带宽可用于存储器访问; 在每个周期获取64位数据块。 浮点处理器功能集成在片上，由于旁路技术而提高了速度; 在结果的低位进行小型舍入试验，如果正确，可以绕过浮点处理器的最后一级，节省一个周期的延迟。