公开(公告)号：US07996804B2

公开(公告)日：2011-08-09

申请号：US12015925

申请日：2008-01-17

申请人： Andrey Nikitin ,  Ranko Scepanovic ,  Igor Kucherenko ,  William Lau ,  Cheng-Gang Kong ,  Hui-Yin Seto ,  Andrej Zolotykih ,  Ivan Pavisic ,  Sandeep Bhutani ,  Aiguo Lu ,  Ilya Lyalin

发明人： Andrey Nikitin ,  Ranko Scepanovic ,  Igor Kucherenko ,  William Lau ,  Cheng-Gang Kong ,  Hui-Yin Seto ,  Andrej Zolotykih ,  Ivan Pavisic ,  Sandeep Bhutani ,  Aiguo Lu ,  Ilya Lyalin

IPC分类号： G06F17/50

CPC分类号： G06F17/505 ,  G06F2217/84

摘要： A system for reducing the signal delay skew is disclosed, according to a variety of embodiments. One illustrative embodiment of the present disclosure is directed to a method. According to one illustrative embodiment, the method includes receiving an initial netlist comprising components and connection paths among the components. The method further includes identifying one or more skew-influencing features in a first connection path in the initial netlist that lack corresponding skew-influencing features in a second connection path in the initial netlist. The method also includes generating a skew-corrected netlist wherein the second connection path includes one or more added skew-influencing features corresponding to those of the first connection path. The method further includes outputting the skew-corrected netlist.

摘要翻译： 根据各种实施例，公开了一种用于减小信号延迟偏差的系统。 本公开的一个说明性实施例涉及一种方法。 根据一个说明性实施例，该方法包括接收包括组件之间的组件和连接路径的初始网表。 该方法还包括识别在初始网表中的第一连接路径中的一个或多个偏斜影响特征，其在初始网表中的第二连接路径中缺少相应的偏斜影响特征。 该方法还包括生成偏差校正网表，其中第二连接路径包括与第一连接路径的相应的一个或多个相加的偏斜影响特征。 该方法还包括输出经偏斜校正的网表。

公开(公告)号：US07389484B2

公开(公告)日：2008-06-17

申请号：US11280879

申请日：2005-11-16

申请人： Alexandre Andreev ,  Andrey Nikitin ,  Ilya V. Neznanov ,  Ranko Scepanovic

发明人： Alexandre Andreev ,  Andrey Nikitin ,  Ilya V. Neznanov ,  Ranko Scepanovic

IPC分类号： G06F17/50

CPC分类号： G06F17/5072

摘要： A process and apparatus are provided for tiling objects, such as design memories, in one or more respective object locations in a layout pattern. For each object, the following steps are performed recursively based on a comparison of at least one of a capacity and a width of the object and that of the respective object location: (1) do nothing; (2) reconfigure the object to have a different capacity and/or width; and (3) split the object into two or more separate objects. The recursion is repeated for each reconfigured object and each separated object.

摘要翻译： 提供了一种处理和装置，用于在布局图案中的一个或多个相应的对象位置中平铺诸如设计存储器的对象。 对于每个对象，基于对象的容量和宽度与相应对象位置的容量和宽度中的至少一个的比较递归地执行以下步骤：（1）不执行任何操作; （2）重新配置对象具有不同的容量和/或宽度; 和（3）将对象拆分成两个或多个单独的对象。 每个重新配置的对象和每个分离的对象重复递归。

公开(公告)号：US20120278783A1

公开(公告)日：2012-11-01

申请号：US13544632

申请日：2012-07-09

申请人： Andrey Nikitin ,  Ranko Scepanovic ,  Igor Kucherenko ,  William Lau ,  Cheng-Gang Kong ,  Hui-Yin Seto ,  Andrej Zolotykh ,  Ivan Pavisic ,  Sandeep Bhutani ,  Aiguo Lu ,  Ilya Lyalin

发明人： Andrey Nikitin ,  Ranko Scepanovic ,  Igor Kucherenko ,  William Lau ,  Cheng-Gang Kong ,  Hui-Yin Seto ,  Andrej Zolotykh ,  Ivan Pavisic ,  Sandeep Bhutani ,  Aiguo Lu ,  Ilya Lyalin

IPC分类号： G06F17/50

CPC分类号： G06F17/505 ,  G06F2217/84

摘要： A system and method are provided for reducing signal skew. The method includes receiving a netlist having components and connections among the components. Each connection has at least one signal wire. A plurality of net groups is identified, each net group including at least some of the connections and for which equivalent routing is desired. For each net group, the method includes systematically routing connection paths between the components for the connections, each connection path extending between an output of one of the components and an input to at least one other of the components and including at least one path fragment. Routing includes, for at least one of the connections of the net group, routing at least one grounded shielding wire in a routing channel adjacent and parallel to at least one of the path fragments of the connection path.

摘要翻译： 提供了一种减少信号偏移的系统和方法。 该方法包括接收具有组件之间的组件和连接的网表。 每个连接具有至少一个信号线。 识别多个网络组，每个网络组包括至少一些连接并且期望等效路由。 对于每个网络组，所述方法包括系统地路由用于连接的组件之间的连接路径，每个连接路径在组件之一的输出和至少一个其他组件的输入之间延伸并且包括至少一个路径片段。 对于网络组的至少一个连接，路由包括在与连接路径的路径片段中的至少一个相邻并且平行的路由信道中路由至少一个接地屏蔽线。

公开(公告)号：US08037432B2

公开(公告)日：2011-10-11

申请号：US12186159

申请日：2008-08-05

申请人： Alexandre Andreev ,  Andrey Nikitin ,  Ilya V. Neznanov ,  Ranko Scepanovic

发明人： Alexandre Andreev ,  Andrey Nikitin ,  Ilya V. Neznanov ,  Ranko Scepanovic

IPC分类号： G06F17/50

CPC分类号： G06F17/5068 ,  G11C5/025

摘要： A method and apparatus are provided for receiving a list of design memories, wherein each type of design memory in the list has a name and at least one instance. A pre-placement model is associated with each named memory type in the list. The design memories in the list are mapped to an integrated circuit layout pattern, wherein at least one memory type comprises first and second instances that are mapped differently from one another. After mapping, at least one of the first and second instances is renamed to have a different name than the other. A post-placement model is then associated with each named memory type in the list, including a separate model for each renamed design memory.

摘要翻译： 提供了一种用于接收设计存储器列表的方法和装置，其中列表中的每种类型的设计存储器具有名称和至少一个实例。 预置位模型与列表中的每个命名存储器类型相关联。 列表中的设计存储器被映射到集成电路布局模式，其中至少一个存储器类型包括彼此不同地映射的第一和第二实例。 映射后，第一个和第二个实例中的至少一个被重命名为具有与另一个不同的名称。 然后，后置放置模型与列表中的每个命名存储器类型相关联，包括每个重命名的设计存储器的单独模型。

公开(公告)号：US20070136704A1

公开(公告)日：2007-06-14

申请号：US11298894

申请日：2005-12-09

申请人： Alexandre Andreev ,  Andrey Nikitin ,  Ranko Scepanovic ,  Igor Vikhliantsev

发明人： Alexandre Andreev ,  Andrey Nikitin ,  Ranko Scepanovic ,  Igor Vikhliantsev

IPC分类号： G06F17/50

CPC分类号： G06F17/5031

摘要： A method and apparatus are provided for creating and using a memory timing database. A plurality of characterization memories are defined, which can be mapped to a memory resource. Each characterization memory has different memory parameters. A plurality of variants of tiling each characterization memory to the memory resource are also defined. Timing characteristics of each tiling variant of each characterization memory are stored in the memory timing database for the memory resource based on sets of input ramptimes and output loads.

摘要翻译： 提供了一种用于创建和使用存储器定时数据库的方法和装置。 定义了多个表征存储器，其可被映射到存储器资源。 每个表征存储器具有不同的存储器参数。 还定义了将每个表征存储器平铺到存储器资源的多种变型。 每个表征存储器的每个平铺变体的时序特征基于输入夯实值和输出负载的集合存储在用于存储器资源的存储器定时数据库中。

公开(公告)号：US08245168B2

公开(公告)日：2012-08-14

申请号：US12508320

申请日：2009-07-23

申请人： Alexandre Andreev ,  Andrey Nikitin ,  Ranko Scepanovic ,  Igor A. Vikhliantsev

发明人： Alexandre Andreev ,  Andrey Nikitin ,  Ranko Scepanovic ,  Igor A. Vikhliantsev

IPC分类号： G06F17/50

CPC分类号： G06F17/5031

摘要： A method and apparatus are provided for creating and using a memory timing database. A plurality of characterization memories are defined, which can be mapped to a memory resource. Each characterization memory has different memory parameters. A plurality of variants of tiling each characterization memory to the memory resource are also defined. Timing characteristics of each tiling variant of each characterization memory are stored in the memory timing database for the memory resource based on sets of input ramptimes and output loads.

摘要翻译： 提供了一种用于创建和使用存储器定时数据库的方法和装置。 定义了多个表征存储器，其可被映射到存储器资源。 每个表征存储器具有不同的存储器参数。 还定义了将每个表征存储器平铺到存储器资源的多种变型。 每个表征存储器的每个平铺变体的时序特征基于输入夯实值和输出负载的集合存储在用于存储器资源的存储器定时数据库中。

公开(公告)号：US20080295044A1

公开(公告)日：2008-11-27

申请号：US12186159

申请日：2008-08-05

申请人： Alexandre Andreev ,  Andrey Nikitin ,  Ilya V. Neznanov ,  Ranko Scepanovic

发明人： Alexandre Andreev ,  Andrey Nikitin ,  Ilya V. Neznanov ,  Ranko Scepanovic

IPC分类号： G06F17/50

CPC分类号： G06F17/5068 ,  G11C5/025

摘要： A method and apparatus are provided for receiving a list of design memories, wherein each type of design memory in the list has a name and at least one instance. A pre-placement model is associated with each named memory type in the list. The design memories in the list are mapped to an integrated circuit layout pattern, wherein at least one memory type comprises first and second instances that are mapped differently from one another. After mapping, at least one of the first and second instances is renamed to have a different name than the other. A post-placement model is then associated with each named memory type in the list, including a separate model for each renamed design memory.

摘要翻译： 提供了一种用于接收设计存储器列表的方法和装置，其中列表中的每种类型的设计存储器具有名称和至少一个实例。 预置位模型与列表中的每个命名存储器类型相关联。 列表中的设计存储器被映射到集成电路布局模式，其中至少一个存储器类型包括彼此不同地映射的第一和第二实例。 映射后，第一个和第二个实例中的至少一个被重命名为具有与另一个不同的名称。 然后，后置放置模型与列表中的每个命名存储器类型相关联，包括每个重命名的设计存储器的单独模型。

公开(公告)号：US07424687B2

公开(公告)日：2008-09-09

申请号：US11280110

申请日：2005-11-16

申请人： Alexandre Andreev ,  Andrey Nikitin ,  Ilya V. Neznanov ,  Ranko Scepanovic

发明人： Alexandre Andreev ,  Andrey Nikitin ,  Ilya V. Neznanov ,  Ranko Scepanovic

IPC分类号： G06F17/50

CPC分类号： G06F17/5068 ,  G11C5/025

摘要： A method and apparatus are provided for receiving a list of design memories, wherein each type of design memory in the list has a name and at least one instance. A pre-placement model is associated with each named memory type in the list. The design memories in the list are mapped to an integrated circuit layout pattern, wherein at least one memory type comprises first and second instances that are mapped differently from one another. After mapping, at least one of the first and second instances is renamed to have a different name than the other. A post-placement model is then associated with each named memory type in the list, including a separate model for each renamed design memory.

摘要翻译： 提供了一种用于接收设计存储器列表的方法和装置，其中列表中的每种类型的设计存储器具有名称和至少一个实例。 预置位模型与列表中的每个命名存储器类型相关联。 列表中的设计存储器被映射到集成电路布局模式，其中至少一个存储器类型包括彼此不同地映射的第一和第二实例。 映射后，第一个和第二个实例中的至少一个被重命名为具有与另一个不同的名称。 然后，后置放置模型与列表中的每个命名存储器类型相关联，包括每个重命名的设计存储器的单独模型。

公开(公告)号：US20070108961A1

公开(公告)日：2007-05-17

申请号：US11280879

申请日：2005-11-16

申请人： Alexandre Andreev ,  Andrey Nikitin ,  Ilya Neznanov ,  Ranko Scepanovic

发明人： Alexandre Andreev ,  Andrey Nikitin ,  Ilya Neznanov ,  Ranko Scepanovic

IPC分类号： G01R1/00

CPC分类号： G06F17/5072

摘要： A process and apparatus are provided for tiling objects, such as design memories, in one or more respective object locations in a layout pattern. For each object, the following steps are performed recursively based on a comparison of at least one of a capacity and a width of the object and that of the respective object location: (1) do nothing; (2) reconfigure the object to have a different capacity and/or width; and (3) split the object into two or more separate objects. The recursion is repeated for each reconfigured object and each separated object.

摘要翻译： 提供了一种处理和装置，用于在布局图案中的一个或多个相应的对象位置中平铺诸如设计存储器的对象。 对于每个对象，基于对象的容量和宽度与相应对象位置的容量和宽度中的至少一个的比较递归地执行以下步骤：（1）不执行任何操作; （2）重新配置对象具有不同的容量和/或宽度; 和（3）将对象拆分成两个或多个单独的对象。 每个重新配置的对象和每个分离的对象重复递归。

公开(公告)号：US07155688B2

公开(公告)日：2006-12-26

申请号：US10990589

申请日：2004-11-17

申请人： Alexandre Andreev ,  Ilya V. Neznanov ,  Andrey Nikitin ,  Ranko Scepanovic ,  Igor Vikhliantsev

发明人： Alexandre Andreev ,  Ilya V. Neznanov ,  Andrey Nikitin ,  Ranko Scepanovic ,  Igor Vikhliantsev

IPC分类号： G06F17/50

CPC分类号： G06F17/5072

摘要： A memory generation and placement flow system that receives a customer memory design and places the customer memory design within a customizable standardized integrated circuit design. The memory generation and placement flow system includes a memory librarian tool, a memory estimator tool, and a memory placer tool.