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    Systems and methods for selective decode algorithm modification
    23.
    发明授权
    Systems and methods for selective decode algorithm modification 有权
    用于选择性解码算法修改的系统和方法

    公开(公告)号：US08527858B2

    公开(公告)日：2013-09-03

    申请号：US13284767

    申请日：2011-10-28

    申请人： Fan Zhang ,  Weijun Tan ,  Zongwang Li ,  Shaohua Yang

    发明人： Fan Zhang ,  Weijun Tan ,  Zongwang Li ,  Shaohua Yang

    IPC分类号： G06F11/10 ,  H03M13/00

    CPC分类号： H03M13/1111 ,  G11B20/1833 ,  H03M13/2957 ,  H03M13/3715 ,  H03M13/6343

    摘要： Various embodiments of the present invention provide systems and methods for data processing. For example, a data processing system is disclosed that includes a combination data decoder circuit. The combination data decoder circuit includes a first decoder circuit and a second decoder circuit. The first decoder circuit is operable to apply a first data decode algorithm to a decoder input to yield a decoded output. The second decoder circuit is operable to apply a second data decode algorithm to a subset of the decoded output to modify at least one element of the decoded output to yield a modified decoded output.

    摘要翻译： 本发明的各种实施例提供了用于数据处理的系统和方法。 例如，公开了包括组合数据解码器电路的数据处理系统。 组合数据解码器电路包括第一解码器电路和第二解码器电路。 第一解码器电路可操作以将第一数据解码算法应用于解码器输入以产生解码输出。 第二解码器电路可操作以将第二数据解码算法应用于解码输出的子集，以修改解码输出的至少一个元素以产生经修改的解码输出。

    Systems and Methods for Selective Decode Algorithm Modification
    24.
    发明申请
    Systems and Methods for Selective Decode Algorithm Modification 有权
    选择性解码算法修改的系统与方法

    公开(公告)号：US20130111309A1

    公开(公告)日：2013-05-02

    申请号：US13284767

    申请日：2011-10-28

    申请人： Fan Zhang ,  Weijun Tan ,  Zongwang Li ,  Shaohua Yang

    发明人： Fan Zhang ,  Weijun Tan ,  Zongwang Li ,  Shaohua Yang

    IPC分类号： H03M13/09 ,  G06F11/10

    CPC分类号： H03M13/1111 ,  G11B20/1833 ,  H03M13/2957 ,  H03M13/3715 ,  H03M13/6343

    摘要： Various embodiments of the present invention provide systems and methods for data processing. For example, a data processing system is disclosed that includes a combination data decoder circuit. The combination data decoder circuit includes a first decoder circuit and a second decoder circuit. The first decoder circuit is operable to apply a first data decode algorithm to a decoder input to yield a decoded output. The second decoder circuit is operable to apply a second data decode algorithm to a subset of the decoded output to modify at least one element of the decoded output to yield a modified decoded output.

    摘要翻译： 本发明的各种实施例提供了用于数据处理的系统和方法。 例如，公开了包括组合数据解码器电路的数据处理系统。 组合数据解码器电路包括第一解码器电路和第二解码器电路。 第一解码器电路可操作以将第一数据解码算法应用于解码器输入以产生解码输出。 第二解码器电路可操作以将第二数据解码算法应用于解码输出的子集，以修改解码输出的至少一个元素以产生经修改的解码输出。

    Systems and Methods for Symbol Selective Scaling in a Data Processing Circuit
    25.
    发明申请
    Systems and Methods for Symbol Selective Scaling in a Data Processing Circuit 审中-公开
    数据处理电路中符号选择性缩放的系统和方法

    公开(公告)号：US20130111297A1

    公开(公告)日：2013-05-02

    申请号：US13284826

    申请日：2011-10-28

    申请人： Weijun Tan ,  Kelly Fitzpatrick ,  Shaohua Yang ,  Fan Zhang

    发明人： Weijun Tan ,  Kelly Fitzpatrick ,  Shaohua Yang ,  Fan Zhang

    IPC分类号： H03M13/09

    CPC分类号： H03M13/1128 ,  H03M13/1171 ,  H03M13/3723 ,  H03M13/3746 ,  H03M13/3753 ,  H03M13/41 ,  H03M13/6331 ,  H03M13/6337 ,  H03M13/658

    摘要： Various embodiments of the present invention provide systems and methods for data processing. As an example, a data processing system is discussed that includes: a data detector circuit, a symbol selective scaling circuit, and a data decoder circuit. The data detector circuit is operable to apply a data detection algorithm to a data input guided by a first data set derived from a decoded output to yield a detected output. The symbol selective scaling circuit is operable to selectively scale one or more symbols of a second data set derived from the detected output to yield a scaled data set. The data decoder circuit operable to apply a data decode algorithm to a third data set derived from the scaled data set to yield the decoded output.

    摘要翻译： 本发明的各种实施例提供了用于数据处理的系统和方法。 作为示例，讨论了包括数据检测器电路，符号选择缩放电路和数据解码器电路的数据处理系统。 数据检测器电路可操作以将数据检测算法应用于由从解码输出导出的第一数据集引导的数据输入，以产生检测到的输出。 符号选择性缩放电路可操作以选择性地缩放从检测到的输出导出的第二数据集的一个或多个符号，以产生缩放的数据集。 数据解码器电路可操作以将数据解码算法应用于从缩放数据集导出的第三数据集，以产生解码输出。

    Multi-level LDPC layered decoder with out-of-order processing
    27.
    发明授权
    Multi-level LDPC layered decoder with out-of-order processing 有权
    具有无序处理的多级LDPC分层解码器

    公开(公告)号：US09015547B2

    公开(公告)日：2015-04-21

    申请号：US13588648

    申请日：2012-08-17

    申请人： Chung-Li Wang ,  Shaohua Yang ,  Zongwang Li ,  Fan Zhang

    发明人： Chung-Li Wang ,  Shaohua Yang ,  Zongwang Li ,  Fan Zhang

    IPC分类号： H03M13/00 ,  H03M13/13 ,  G11B20/22 ,  H03M13/11 ,  G11B20/18 ,  H03M13/29

    CPC分类号： H03M13/13 ,  G11B20/1833 ,  G11B20/22 ,  G11B2020/185 ,  H03M13/1117 ,  H03M13/116 ,  H03M13/1171 ,  H03M13/2957 ,  H03M13/6325 ,  H03M13/6343 ,  H03M13/6583 ,  H03M13/6591

    摘要： An apparatus for low density parity check decoding includes a variable node processor operable to generate variable node to check node messages and to calculate perceived values based on check node to variable node messages, a check node processor operable to generate the check node to variable node messages and to calculate checksums based on the variable node to check node messages, and a scheduler operable to determine a layer processing order for the variable node processor and the check node processor based at least in part on the number of unsatisfied parity checks for each of the H matrix layers.

    摘要翻译： 一种用于低密度奇偶校验解码的装置，包括：可变节点处理器，用于生成可变节点以检查节点消息，并且基于对可变节点消息的校验节点来计算感知值;校验节点处理器，用于将校验节点生成到可变节点消息 以及基于所述变量节点来计算校验和以检查节点消息，以及调度器，其可操作以至少部分地基于所述可变节点处理器和所述校验节点处理器的每个的不满足奇偶校验的数量来确定所述变量节点处理器和所述校验节点处理器的层处理顺序 H矩阵层。