公开(公告)号：US20130297983A1

公开(公告)日：2013-11-07

申请号：US13465214

申请日：2012-05-07

申请人： Chung-Li Wang ,  Lei Chen ,  Fan Zhang ,  Shaohua Yang ,  Johnson Yen

发明人： Chung-Li Wang ,  Lei Chen ,  Fan Zhang ,  Shaohua Yang ,  Johnson Yen

IPC分类号： G06F11/07 ,  H03M13/09 ,  G06F11/10 ,  H03M13/05

CPC分类号： H03M13/09 ,  G06F11/0727 ,  G06F11/0751 ,  G06F11/1076 ,  G11B20/1833 ,  G11B2020/1843 ,  G11B2020/185 ,  G11B2220/2516 ,  H03M13/1111 ,  H03M13/1128 ,  H03M13/255 ,  H03M13/451 ,  H03M13/47

摘要： Various embodiments of the present invention provide systems and methods for a data processing system with failure recovery. For example, a data processing system is disclosed that includes a data processing circuit operable to process a block of data from an input and to yield a plurality of possible results based on the block of data, and an error detection circuit operable to test the plurality of possible results for errors and to report to the data processing circuit whether the plurality of possible results contain errors. The data processing system is operable to output any of the possible results in which the error detection circuit found no errors.

摘要翻译： 本发明的各种实施例提供了具有故障恢复的数据处理系统的系统和方法。 例如，公开了一种数据处理系统，其包括数据处理电路，可操作用于处理来自输入的数据块，并且基于数据块产生多个可能的结果;以及错误检测电路，用于测试多个 可能的错误结果，并向数据处理电路报告多个可能的结果是否包含错误。 数据处理系统可操作地输出误差检测电路没有发现错误的任何可能的结果。

公开(公告)号：US08775897B2

公开(公告)日：2014-07-08

申请号：US13465214

申请日：2012-05-07

申请人： Chung-Li Wang ,  Lei Chen ,  Fan Zhang ,  Shaohua Yang ,  Johnson Yen

发明人： Chung-Li Wang ,  Lei Chen ,  Fan Zhang ,  Shaohua Yang ,  Johnson Yen

IPC分类号： H03M13/00 ,  H03M13/09 ,  H03M13/47 ,  H03M13/25

CPC分类号： H03M13/09 ,  G06F11/0727 ,  G06F11/0751 ,  G06F11/1076 ,  G11B20/1833 ,  G11B2020/1843 ,  G11B2020/185 ,  G11B2220/2516 ,  H03M13/1111 ,  H03M13/1128 ,  H03M13/255 ,  H03M13/451 ,  H03M13/47

摘要： Various embodiments of the present invention provide systems and methods for a data processing system with failure recovery. For example, a data processing system is disclosed that includes a data processing circuit operable to process a block of data from an input and to yield a plurality of possible results based on the block of data, and an error detection circuit operable to test the plurality of possible results for errors and to report to the data processing circuit whether the plurality of possible results contain errors. The data processing system is operable to output any of the possible results in which the error detection circuit found no errors.

摘要翻译： 本发明的各种实施例提供了具有故障恢复的数据处理系统的系统和方法。 例如，公开了一种数据处理系统，其包括数据处理电路，可操作用于处理来自输入的数据块，并且基于数据块产生多个可能的结果;以及错误检测电路，用于测试多个 可能的错误结果，并向数据处理电路报告多个可能的结果是否包含错误。 数据处理系统可操作地输出错误检测电路没有发现错误的任何可能的结果。

公开(公告)号：US20130275827A1

公开(公告)日：2013-10-17

申请号：US13445834

申请日：2012-04-12

申请人： Chung-Li Wang ,  Lei Chen ,  Shaohua Yang ,  Zongwang Li ,  Herjen Wang ,  Ngok Ying Chu ,  Johnson Yen

发明人： Chung-Li Wang ,  Lei Chen ,  Shaohua Yang ,  Zongwang Li ,  Herjen Wang ,  Ngok Ying Chu ,  Johnson Yen

IPC分类号： H03M13/05 ,  G06F11/10

CPC分类号： H03M13/1117 ,  G06F11/1076 ,  G11B20/1833 ,  G11B2020/185 ,  G11B2220/415 ,  H03M13/1171 ,  H03M13/658 ,  H03M13/6591 ,  H04L1/005 ,  H04L1/0057

摘要： Various embodiments of the present invention provide systems and methods for decoding codewords in a multi-section non-binary LDPC decoder. For example, an LDPC decoder is disclosed that includes a variable node processor operable to perform variable node updates based at least in part on check node to variable node messages and to generate variable node to check node messages, and a check node processor operable to process the variable node to check node messages in groups across each of a plurality of sections of an H matrix and to generate the check node to variable node messages.

摘要翻译： 本发明的各种实施例提供了用于解码多段非二进制LDPC解码器中码字的系统和方法。 例如，公开了一种LDPC解码器，其包括可变节点处理器，其可操作以至少部分地基于对可变节点消息的校验节点执行变量节点更新，并且生成可变节点以检查节点消息;以及校验节点处理器，其可操作以处理 所述变量节点在H矩阵的多个部分中的每一个上检查组中的节点消息，并将所述校验节点生成到可变节点消息。

公开(公告)号：US08756478B2

公开(公告)日：2014-06-17

申请号：US13300078

申请日：2011-11-18

申请人： Chung-Li Wang ,  Zongwang Li ,  Lei Chen ,  Johnson Yen

发明人： Chung-Li Wang ,  Zongwang Li ,  Lei Chen ,  Johnson Yen

IPC分类号： H03M13/00

CPC分类号： H03M13/1117 ,  G06F11/1076 ,  H03M13/1122 ,  H03M13/1125 ,  H03M13/1137 ,  H03M13/114 ,  H03M13/116 ,  H03M13/1171 ,  H03M13/6577 ,  H03M13/658 ,  H03M13/6591

摘要： Various embodiments of the present invention are related to methods and apparatuses for decoding data, and more particularly to methods and apparatuses for multi-level layered LDPC decoding. For example, in one embodiment an apparatus includes a variable node processor and a check node processor. The variable node processor is operable to generate variable node to check node messages and to calculate perceived values based on check node to variable node messages. The check node processor is operable to generate the check node to variable node messages and to calculate checksums based on variable node to check node messages. The check node processor includes a min finder circuit operable to identify a minimum, a next minimum and an index of minimum value in the variable node to check node messages. The variable node processor and check node processor are operable to perform layered multi-level decoding.

摘要翻译： 本发明的各种实施例涉及用于解码数据的方法和装置，更具体地涉及用于多级分层LDPC解码的方法和装置。 例如，在一个实施例中，装置包括可变节点处理器和校验节点处理器。 可变节点处理器可操作以生成变量节点以检查节点消息，并且基于校验节点到可变节点消息来计算感知值。 校验节点处理器可用于将校验节点生成到可变节点消息，并且基于变量节点来计算校验和以检查节点消息。 校验节点处理器包括可用于识别可变节点中的最小值，下一个最小值和最小值的索引以检查节点消息的最小取景器电路。 可变节点处理器和校验节点处理器可操作以执行分层多级解码。

公开(公告)号：US20130061107A1

公开(公告)日：2013-03-07

申请号：US13300078

申请日：2011-11-18

申请人： Chung-Li Wang ,  Zongwang Li ,  Lei Chen ,  Johnson Yen

发明人： Chung-Li Wang ,  Zongwang Li ,  Lei Chen ,  Johnson Yen

IPC分类号： H03M13/05 ,  G06F11/10

CPC分类号： H03M13/1117 ,  G06F11/1076 ,  H03M13/1122 ,  H03M13/1125 ,  H03M13/1137 ,  H03M13/114 ,  H03M13/116 ,  H03M13/1171 ,  H03M13/6577 ,  H03M13/658 ,  H03M13/6591

摘要： Various embodiments of the present invention are related to methods and apparatuses for decoding data, and more particularly to methods and apparatuses for multi-level layered LDPC decoding. For example, in one embodiment an apparatus includes a variable node processor and a check node processor. The variable node processor is operable to generate variable node to check node messages and to calculate perceived values based on check node to variable node messages. The check node processor is operable to generate the check node to variable node messages and to calculate checksums based on variable node to check node messages. The check node processor includes a min finder circuit operable to identify a minimum, a next minimum and an index of minimum value in the variable node to check node messages. The variable node processor and check node processor are operable to perform layered multi-level decoding.

摘要翻译： 本发明的各种实施例涉及用于解码数据的方法和装置，更具体地涉及用于多级分层LDPC解码的方法和装置。 例如，在一个实施例中，装置包括可变节点处理器和校验节点处理器。 可变节点处理器可操作以生成变量节点以检查节点消息，并且基于校验节点到可变节点消息来计算感知值。 校验节点处理器可用于将校验节点生成到可变节点消息，并且基于变量节点来计算校验和以检查节点消息。 校验节点处理器包括可用于识别可变节点中的最小值，下一个最小值和最小值的索引以检查节点消息的最小取景器电路。 可变节点处理器和校验节点处理器可操作以执行分层多级解码。

公开(公告)号：US08819515B2

公开(公告)日：2014-08-26

申请号：US13340951

申请日：2011-12-30

申请人： Lei Chen ,  Zongwang Li ,  Johnson Yen ,  Shaohua Yang

发明人： Lei Chen ,  Zongwang Li ,  Johnson Yen ,  Shaohua Yang

IPC分类号： H03M13/00

CPC分类号： H03M13/114 ,  H03M13/1125 ,  H03M13/116 ,  H03M13/1171 ,  H03M13/27 ,  H03M13/2957 ,  H03M13/41 ,  H03M13/6331 ,  H03M13/6583

摘要： Various embodiments of the present invention are related to methods and apparatuses for decoding data, and more particularly to methods and apparatuses for decoding data in a mixed domain FFT-based non-binary LDPC decoder. For example, in one embodiment an apparatus includes a message processing circuit operable to process variable node messages and check node messages in a log domain, and a check node calculation circuit in the low density parity check decoder operable to perform a Fast Fourier Transform-based check node calculation in a real domain. The message processing circuit and the check node calculation circuit perform iterative layer decoding.

摘要翻译： 本发明的各种实施例涉及用于解码数据的方法和装置，更具体地涉及用于在混合域FFT的非二进制LDPC解码器中解码数据的方法和装置。 例如，在一个实施例中，一种装置包括消息处理电路，其可操作以处理可变节点消息并检查对数域中的节点消息，以及可操作以执行基于快速傅里叶变换的低密度奇偶校验解码器中的校验节点计算电路 在真实域中检查节点计算。 消息处理电路和校验节点计算电路进行迭代层解码。

公开(公告)号：US08656249B2

公开(公告)日：2014-02-18

申请号：US13227416

申请日：2011-09-07

申请人： Lei Chen ,  Johnson Yen ,  Shaohua Yang

发明人： Lei Chen ,  Johnson Yen ,  Shaohua Yang

IPC分类号： H03M13/00

CPC分类号： H03M13/114 ,  H03M13/116 ,  H03M13/1171

摘要： Various embodiments of the present invention provide methods and apparatuses for multi-level layer decoding of non-binary LDPC codes. For example, an apparatus is disclosed for layer decoding of multi-level low density parity check encoded data. The apparatus includes a low density parity check decoder operable to perform layered decoding of a plurality of circulant submatrices from an H matrix. The apparatus also includes a parity check calculator connected to the low density parity check decoder, operable to detect whether a stopping criterion has been met in the low density parity check decoder. The low density parity check decoder is also operable to end a decoding operation at less than a maximum number of iterations when the stopping criterion is met.

摘要翻译： 本发明的各种实施例提供了用于非二进制LDPC码的多级层解码的方法和装置。 例如，公开了用于多级低密度奇偶校验编码数据的层解码的装置。 该装置包括低密度奇偶校验解码器，可操作以从H矩阵执行多个循环子矩阵的分层解码。 该装置还包括连接到低密度奇偶校验解码器的奇偶校验计算器，可操作以检测低密度奇偶校验解码器中是否已经满足停止标准。 当满足停止标准时，低密度奇偶校验解码器还可操作以小于最大迭代次数来结束解码操作。

公开(公告)号：US20130173988A1

公开(公告)日：2013-07-04

申请号：US13340951

申请日：2011-12-30

申请人： Lei Chen ,  Zongwang Li ,  Johnson Yen ,  Shaohua Yang

发明人： Lei Chen ,  Zongwang Li ,  Johnson Yen ,  Shaohua Yang

IPC分类号： H03M13/07 ,  G06F11/10

CPC分类号： H03M13/114 ,  H03M13/1125 ,  H03M13/116 ,  H03M13/1171 ,  H03M13/27 ,  H03M13/2957 ,  H03M13/41 ,  H03M13/6331 ,  H03M13/6583

摘要： Various embodiments of the present invention are related to methods and apparatuses for decoding data, and more particularly to methods and apparatuses for decoding data in a mixed domain FFT-based non-binary LDPC decoder. For example, in one embodiment an apparatus includes a message processing circuit operable to process variable node messages and check node messages in a log domain, and a check node calculation circuit in the low density parity check decoder operable to perform a Fast Fourier Transform-based check node calculation in a real domain. The message processing circuit and the check node calculation circuit perform iterative layer decoding.

摘要翻译： 本发明的各种实施例涉及用于解码数据的方法和装置，更具体地涉及用于在混合域FFT的非二进制LDPC解码器中解码数据的方法和装置。 例如，在一个实施例中，一种装置包括消息处理电路，其可操作以处理可变节点消息并检查对数域中的节点消息，以及可操作以执行基于快速傅里叶变换的低密度奇偶校验解码器中的校验节点计算电路 在真实域中检查节点计算。 消息处理电路和校验节点计算电路进行迭代层解码。

公开(公告)号：US20130091400A1

公开(公告)日：2013-04-11

申请号：US13269852

申请日：2011-10-10

申请人： Haitao Xia ,  Shaohua Yang ,  Johnson Yen

发明人： Haitao Xia ,  Shaohua Yang ,  Johnson Yen

IPC分类号： H03M13/05 ,  G06F11/10

CPC分类号： H03M13/1102 ,  G11B20/1833 ,  G11B2020/185 ,  G11B2220/2516 ,  H03M13/2942 ,  H03M13/3761 ,  H03M13/6331 ,  H03M13/6343 ,  H03M13/6502

摘要： Various embodiments of the present invention provide systems and methods for data processing. For example, a low density parity check encoding system is described that includes: a low density parity check encoder circuit, and a combining circuit. The low density parity check encoder circuit is operable to encode a first data set to yield a first low density parity check encoded sub-codeword, and to encode a second data set to yield a second low density parity check encoded sub-codeword. The combining circuit is operable to: generate a composite low density parity check sub-codeword by mathematically combining at least the first low density parity check encoded sub-codeword and the second low density parity check encoded sub-codeword; and combine at least the first low density parity check encoded sub-codeword and the composite low density parity check sub-codeword into an overall codeword.

摘要翻译： 本发明的各种实施例提供了用于数据处理的系统和方法。 例如，描述了一种低密度奇偶校验编码系统，其包括：低密度奇偶校验编码器电路和组合电路。 低密度奇偶校验编码器电路可操作以对第一数据集进行编码以产生第一低密度奇偶校验编码子码字，并对第二数据集进行编码以产生第二低密度奇偶校验编码子码字。 组合电路可操作用于：通过至少第一低密度奇偶校验编码子码字和第二低密度奇偶校验编码子码字数学地组合来生成复合低密度奇偶校验子码字; 并且将至少第一低密度奇偶校验编码子码字和复合低密度奇偶校验子码字组合成总码字。

公开(公告)号：US08599959B2

公开(公告)日：2013-12-03

申请号：US12982129

申请日：2010-12-30

申请人： Victor Krachkovsky ,  Shaohua Yang ,  Erich F. Haratsch ,  Johnson Yen

发明人： Victor Krachkovsky ,  Shaohua Yang ,  Erich F. Haratsch ,  Johnson Yen

IPC分类号： H04L27/00

CPC分类号： H04L1/0059 ,  H03M5/145 ,  H03M13/256 ,  H03M13/31 ,  H03M13/3994 ,  H03M13/4161 ,  H03M13/6343 ,  H04L1/0042

摘要： Methods and apparatus are provided for trellis-based modulation encoding. A signal is modulation encoded by encoding one or more blocks of the signal using one or more corresponding edges in a trellis, wherein each edge in the trellis has a corresponding bit pattern; selecting a winning path through the trellis based on at least one transition-based run-length constraint; and generating an encoded sequence using edges associated with the winning path. Exemplary trellis pruning techniques are also provided. The winning path through the trellis is selected by minimizing one or more modulation metrics.

摘要翻译： 为基于网格的调制编码提供了方法和装置。 通过使用网格中的一个或多个相应边缘编码信号的一个或多个块来对信号进行调制，其中网格中的每个边缘具有对应的位模式; 基于至少一个基于过渡的游程长度约束来选择通过网格的获胜路径; 以及使用与获胜路径相关联的边缘生成编码序列。 还提供了示例性网格修剪技术。 通过最小化一个或多个调制度量来选择通过网格的获胜路径。