公开(公告)号：US07506080B2

公开(公告)日：2009-03-17

申请号：US11229100

申请日：2005-09-16

申请人： Victor Lau ,  Pak-lung Seto ,  Suresh Chemudupati ,  Naichih Chang ,  William Halleck

发明人： Victor Lau ,  Pak-lung Seto ,  Suresh Chemudupati ,  Naichih Chang ,  William Halleck

IPC分类号： G06F13/28 ,  G06F13/00 ,  H04L12/28 ,  H04L12/56

CPC分类号： H04L49/901 ,  G06F13/28 ,  H04L49/90

摘要： A frame based data transfer device includes a receive frame parser, a receive frame processor, and a DMA engine. The receive frame parser receives a frame, stores framing information from the frame in a receive header queue, and stores an information unit from the frame in an information unit buffer. The receive frame processor is coupled to the receive header queue. The receive frame processor reads a transport layer task context as determined by a tag field in the framing information, determines how to handle the frame from the transport layer task context and framing information, generates a DMA descriptor, and stores an updated transport layer task context. The DMA engine is coupled to the information unit buffer and receive frame processor. The DMA engine reads a DMA task context, transfers the information unit to a destination memory by processing the DMA descriptor, and stores an updated DMA task context.

摘要翻译： 基于帧的数据传送设备包括接收帧解析器，接收帧处理器和DMA引擎。 接收帧解析器接收帧，从帧中的成帧信息存储在接收头队列中，并将来自帧的信息单元存储在信息单元缓冲器中。 接收帧处理器耦合到接收头部队列。 接收帧处理器读取由成帧信息中的标签字段确定的传输层任务上下文，确定如何处理来自传输层任务上下文和成帧信息的帧，生成DMA描述符，并存储更新的传输层任务上下文 。 DMA引擎耦合到信息单元缓冲器和接收帧处理器。 DMA引擎读取DMA任务上下文，通过处理DMA描述符将信息单元传送到目的地存储器，并存储更新的DMA任务上下文。

公开(公告)号：US20070150683A1

公开(公告)日：2007-06-28

申请号：US11320392

申请日：2005-12-28

申请人： Naichih Chang ,  Pak-Lung Seto ,  Victor Lau

发明人： Naichih Chang ,  Pak-Lung Seto ,  Victor Lau

IPC分类号： G06F13/00 ,  G06F12/00

CPC分类号： G06F12/023

摘要： A method, computer program product, system (including a circuit card), and integrated circuit for initializing a buffer pool, such that the buffer pool includes a plurality of data buffers available for use during a plurality of I/O transfers. In response to the initiation of a first I/O transfer concerning a first data portion being transferred from a first data source to a first data target, the first data portion is written to a first portion of the plurality of data buffers. The first data portion is transferred to the first data target, and the first portion of the plurality of data buffers is released back to the buffer pool for use during one or more subsequent I/O transfers.

摘要翻译： 一种方法，计算机程序产品，系统（包括电路卡）和用于初始化缓冲池的集成电路，使得缓冲器池包括可在多个I / O传输期间使用的多个数据缓冲器。 响应于关于从第一数据源传送到第一数据目标的第一数据部分的第一I / O传送的开始，第一数据部分被写入多个数据缓冲器的第一部分。 第一数据部分被传送到第一数据目标，并且多个数据缓冲器的第一部分被释放回缓冲池，以在一个或多个后续的I / O传输期间使用。

公开(公告)号：US20070006235A1

公开(公告)日：2007-01-04

申请号：US11172776

申请日：2005-06-30

申请人： Naichih Chang ,  Victor Lau ,  Pak-lung Seto ,  William Halleck

发明人： Naichih Chang ,  Victor Lau ,  Pak-lung Seto ,  William Halleck

IPC分类号： G06F9/46

CPC分类号： G06F13/385

摘要： Methods of scheduling tasks in computer systems architectures are disclosed. In one aspect, a method may include comparing a connection address of a first node with a connection address of a second node, determining that the connection address of the first node matches the connection address of the second node, and scheduling tasks to the first and second nodes based, at least in part, on the determination. Apparatus to implement task scheduling, and systems including the apparatus are also disclosed.

摘要翻译： 公开了在计算机系统架构中调度任务的方法。 一方面，一种方法可以包括将第一节点的连接地址与第二节点的连接地址进行比较，确定第一节点的连接地址与第二节点的连接地址相匹配，并将任务调度到第一节点 第二节点至少部分地基于确定。 还公开了实现任务调度的装置和包括该装置的系统。

公开(公告)号：US20070002827A1

公开(公告)日：2007-01-04

申请号：US11171985

申请日：2005-06-30

申请人： Victor Lau ,  Pak-lung Seto ,  Suresh Chemudupati ,  Naichih Chang ,  Kiran Vemula ,  William Halleck ,  Ankit Parikh

发明人： Victor Lau ,  Pak-lung Seto ,  Suresh Chemudupati ,  Naichih Chang ,  Kiran Vemula ,  William Halleck ,  Ankit Parikh

IPC分类号： H04L12/28

CPC分类号： G06F13/385 ,  H04L1/1607 ,  H04L49/90

摘要： Disclosed is a target port that implements a transport layer retry (TLR) mechanism. The target port includes a circuit having a transmit transport layer and receive transport layer in which both the transmit and receive transport layers are coupled to a link. A transmit protocol processor of the transmit transport layer controls a TLR mechanism in a serialized protocol. A receive protocol processor of the receive transport layer is coupled to the transmit transport layer and likewise controls the TLR mechanism in the serialized protocol.

摘要翻译： 公开了实现传输层重试（TLR）机制的目标端口。 目标端口包括具有发射传输层和接收传输层的电路，其中发射和接收传输层都耦合到链路。 发送传输层的发送协议处理器控制串行协议中的TLR机制。 接收传输层的接收协议处理器耦合到发射传输层，同样控制序列化协议中的TLR机制。

公开(公告)号：US08149854B2

公开(公告)日：2012-04-03

申请号：US11174197

申请日：2005-06-30

申请人： Victor Lau ,  Pak-lung Seto

发明人： Victor Lau ,  Pak-lung Seto

IPC分类号： H04L12/28 ,  H04J3/24 ,  G06F15/167 ,  G06F13/28 ,  G06F3/00

CPC分类号： G06F13/385

摘要： An embodiment of the present invention is a technique to process a plurality of I/O sequences associated with a storage device. A task context pre-fetch engine pre-fetches a task context from a task context memory based on a pre-fetch request. At least a multi-threaded transmit transport layer (T×TL) processes the plurality of I/O sequences from an I/O pool simultaneously. The multi-threaded T×TL generates the pre-fetch request and one or more frames from the plurality of I/O sequences. A switch fabric and controller routes the frame to a link layer associated with the storage device.

摘要翻译： 本发明的实施例是一种处理与存储装置相关联的多个I / O序列的技术。 任务上下文预取引擎基于预取请求从任务上下文存储器预取任务上下文。 至少多线程发送传输层（T×TL）同时处理来自I / O池的多个I / O序列。 多线程T×TL从多个I / O序列生成预取请求和一个或多个帧。 交换结构和控制器将帧路由到与存储设备相关联的链路层。

公开(公告)号：US07797463B2

公开(公告)日：2010-09-14

申请号：US11170851

申请日：2005-06-30

申请人： William Halleck ,  Pak-lung Seto ,  Victor Lau ,  Naichih Chang

发明人： William Halleck ,  Pak-lung Seto ,  Victor Lau ,  Naichih Chang

IPC分类号： G06F3/00 ,  G06F13/12 ,  H04J3/16

CPC分类号： G06F13/385 ,  H04L49/552

摘要： A device includes a task context controller, at least one transport engine connected to the task context controller, and at least one comparator connected to the transport engine. The comparator to compare a data offset from a receive frame with a current data offset and a result is used to determine frame processing order.

摘要翻译： 设备包括任务上下文控制器，连接到任务上下文控制器的至少一个传输引擎和连接到传输引擎的至少一个比较器。 用于将来自接收帧的数据偏移与当前数据偏移和结果进行比较的比较器用于确定帧处理顺序。

公开(公告)号：US07676604B2

公开(公告)日：2010-03-09

申请号：US11285825

申请日：2005-11-22

申请人： William Halleck ,  Victor Lau ,  Pak-Lung Seto ,  Naichih (Neil) Chang

发明人： William Halleck ,  Victor Lau ,  Pak-Lung Seto ,  Naichih (Neil) Chang

IPC分类号： G06F3/00 ,  G06F15/16

CPC分类号： G06F9/4843

摘要： A method and apparatus for managing task context are provided. Upon initialization, a protocol engine provides context resources available for processing tasks to a task issuer. Based on available context resources, the task issuer creates and manages a free list of available task context indices and assigns an index to a task prior to storing task context in a context memory accessible to both the task issuer and the protocol engine and issuing the task to the protocol engine.

摘要翻译： 提供了一种用于管理任务上下文的方法和装置。 在初始化时，协议引擎提供可用于向任务发行者处理任务的上下文资源。 基于可用的上下文资源，任务发起者创建和管理可用任务上下文索引的空闲列表，并且在将任务上下文存储在任务发布者和协议引擎可访问的上下文存储器中之前向任务分配索引并且发出任务 到协议引擎。

公开(公告)号：US20070067504A1

公开(公告)日：2007-03-22

申请号：US11229100

申请日：2005-09-16

申请人： Victor Lau ,  Pak-lung Seto ,  Suresh Chemudupati ,  Naichih Chang ,  William Halleck

发明人： Victor Lau ,  Pak-lung Seto ,  Suresh Chemudupati ,  Naichih Chang ,  William Halleck

IPC分类号： G06F13/28

CPC分类号： H04L49/901 ,  G06F13/28 ,  H04L49/90

摘要： A frame based data transfer device includes a receive frame parser, a receive frame processor, and a DMA engine. The receive frame parser receives a frame, stores framing information from the frame in a receive header queue, and stores an information unit from the frame in an information unit buffer. The receive frame processor is coupled to the receive header queue. The receive frame processor reads a transport layer task context as determined by a tag field in the framing information, determines how to handle the frame from the transport layer task context and framing information, generates a DMA descriptor, and stores an updated transport layer task context. The DMA engine is coupled to the information unit buffer and receive frame processor. The DMA engine reads a DMA task context, transfers the information unit to a destination memory by processing the DMA descriptor, and stores an updated DMA task context.

摘要翻译： 基于帧的数据传送设备包括接收帧解析器，接收帧处理器和DMA引擎。 接收帧解析器接收帧，从帧中的成帧信息存储在接收头队列中，并将来自帧的信息单元存储在信息单元缓冲器中。 接收帧处理器耦合到接收头部队列。 接收帧处理器读取由成帧信息中的标签字段确定的传输层任务上下文，确定如何处理来自传输层任务上下文和成帧信息的帧，生成DMA描述符，并存储更新的传输层任务上下文 。 DMA引擎耦合到信息单元缓冲器和接收帧处理器。 DMA引擎读取DMA任务上下文，通过处理DMA描述符将信息单元传送到目的地存储器，并存储更新的DMA任务上下文。

公开(公告)号：US20070011333A1

公开(公告)日：2007-01-11

申请号：US11172318

申请日：2005-06-30

申请人： Victor Lau ,  Pak-lung Seto ,  Suresh Chemudupati ,  Naichih Chang ,  Kiran Vemula ,  William Halleck ,  Ankit Parikh

发明人： Victor Lau ,  Pak-lung Seto ,  Suresh Chemudupati ,  Naichih Chang ,  Kiran Vemula ,  William Halleck ,  Ankit Parikh

IPC分类号： G06F15/16

CPC分类号： H04L69/28 ,  H04L69/326

摘要： Disclosed is an initiator port that implements a transport layer retry (TLR) mechanism. The initiator port includes a circuit having a transmit transport layer and receive transport layer in which both the transmit and receive transport layers are coupled to a link. A transmit protocol processor of the transmit transport layer controls a TLR mechanism in a serialized protocol. A receive protocol processor of the receive transport layer is coupled to the transmit transport layer and likewise controls the TLR mechanism in the serialized protocol.

摘要翻译： 公开了实现传输层重试（TLR）机制的发起者端口。 发起端口包括具有发射传输层和接收传输层的电路，其中发射和接收传输层都耦合到链路。 发送传输层的发送协议处理器控制串行协议中的TLR机制。 接收传输层的接收协议处理器耦合到发射传输层，同样控制序列化协议中的TLR机制。

公开(公告)号：US20070005898A1

公开(公告)日：2007-01-04

申请号：US11170872

申请日：2005-06-30

申请人： William Halleck ,  Pak-lung Seto ,  Victor Lau ,  Naichih Chang

发明人： William Halleck ,  Pak-lung Seto ,  Victor Lau ,  Naichih Chang

IPC分类号： G06F12/00 ,  G06F12/14

CPC分类号： G06F12/126

摘要： A device includes a cache memory having a locked segment and an unlocked segment. A controller is connected to the cache memory. A method partitions a cache memory into context segments and associates a context entry with at least one of the context segments if a transport layer completes processing a frame for the context entry. The at least one segment is an unlocked context segment.

摘要翻译： 一种设备包括具有锁定段和未锁定段的高速缓冲存储器。 控制器连接到高速缓冲存储器。 如果传输层完成处理上下文条目的帧，则方法将高速缓存存储器划分为上下文段并将上下文条目与上下文段中的至少一个相关联。 所述至少一个段是未锁定的上下文段。