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    DMA completion processing mechanism
    4.
    发明申请
    DMA completion processing mechanism 有权
    DMA完成处理机制

    公开(公告)号：US20070073921A1

    公开(公告)日：2007-03-29

    申请号：US11237455

    申请日：2005-09-27

    申请人： Kiran Vemula ,  Victor Lau ,  Pak-lung Seto ,  Nai-Chih Chang ,  William Halleck ,  Suresh Chemudupati

    发明人： Kiran Vemula ,  Victor Lau ,  Pak-lung Seto ,  Nai-Chih Chang ,  William Halleck ,  Suresh Chemudupati

    IPC分类号： G06F13/28

    CPC分类号： G06F13/28

    摘要： According to one embodiment, a storage device is disclosed. The storage device includes a port having one or more lanes and a direct memory access (DMA) Descriptor Manager (DM). The DM generates and tracks completion of descriptors. The DM includes a first completion lookup table to track one or more fields of an input/output (I/O) context received at a first lane.

    摘要翻译： 根据一个实施例，公开了一种存储装置。 存储设备包括具有一个或多个通道的端口和直接存储器访问（DMA）描述符管理器（DM）。 DM生成并跟踪描述符的完成。 DM包括用于跟踪在第一通道处接收的输入/输出（I / O）上下文的一个或多个字段的第一完成查找表。

    Parallel processing of frame based data transfers
    5.
    发明授权
    Parallel processing of frame based data transfers 失效
    基于帧的数据传输的并行处理

    公开(公告)号：US07506080B2

    公开(公告)日：2009-03-17

    申请号：US11229100

    申请日：2005-09-16

    申请人： Victor Lau ,  Pak-lung Seto ,  Suresh Chemudupati ,  Naichih Chang ,  William Halleck

    发明人： Victor Lau ,  Pak-lung Seto ,  Suresh Chemudupati ,  Naichih Chang ,  William Halleck

    IPC分类号： G06F13/28 ,  G06F13/00 ,  H04L12/28 ,  H04L12/56

    CPC分类号： H04L49/901 ,  G06F13/28 ,  H04L49/90

    摘要： A frame based data transfer device includes a receive frame parser, a receive frame processor, and a DMA engine. The receive frame parser receives a frame, stores framing information from the frame in a receive header queue, and stores an information unit from the frame in an information unit buffer. The receive frame processor is coupled to the receive header queue. The receive frame processor reads a transport layer task context as determined by a tag field in the framing information, determines how to handle the frame from the transport layer task context and framing information, generates a DMA descriptor, and stores an updated transport layer task context. The DMA engine is coupled to the information unit buffer and receive frame processor. The DMA engine reads a DMA task context, transfers the information unit to a destination memory by processing the DMA descriptor, and stores an updated DMA task context.

    摘要翻译： 基于帧的数据传送设备包括接收帧解析器，接收帧处理器和DMA引擎。 接收帧解析器接收帧，从帧中的成帧信息存储在接收头队列中，并将来自帧的信息单元存储在信息单元缓冲器中。 接收帧处理器耦合到接收头部队列。 接收帧处理器读取由成帧信息中的标签字段确定的传输层任务上下文，确定如何处理来自传输层任务上下文和成帧信息的帧，生成DMA描述符，并存储更新的传输层任务上下文 。 DMA引擎耦合到信息单元缓冲器和接收帧处理器。 DMA引擎读取DMA任务上下文，通过处理DMA描述符将信息单元传送到目的地存储器，并存储更新的DMA任务上下文。

    Parallel processing of frame based data transfers
    6.
    发明申请
    Parallel processing of frame based data transfers 失效
    基于帧的数据传输的并行处理

    公开(公告)号：US20070067504A1

    公开(公告)日：2007-03-22

    申请号：US11229100

    申请日：2005-09-16

    申请人： Victor Lau ,  Pak-lung Seto ,  Suresh Chemudupati ,  Naichih Chang ,  William Halleck

    发明人： Victor Lau ,  Pak-lung Seto ,  Suresh Chemudupati ,  Naichih Chang ,  William Halleck

    IPC分类号： G06F13/28

    CPC分类号： H04L49/901 ,  G06F13/28 ,  H04L49/90

    摘要： A frame based data transfer device includes a receive frame parser, a receive frame processor, and a DMA engine. The receive frame parser receives a frame, stores framing information from the frame in a receive header queue, and stores an information unit from the frame in an information unit buffer. The receive frame processor is coupled to the receive header queue. The receive frame processor reads a transport layer task context as determined by a tag field in the framing information, determines how to handle the frame from the transport layer task context and framing information, generates a DMA descriptor, and stores an updated transport layer task context. The DMA engine is coupled to the information unit buffer and receive frame processor. The DMA engine reads a DMA task context, transfers the information unit to a destination memory by processing the DMA descriptor, and stores an updated DMA task context.

    摘要翻译： 基于帧的数据传送设备包括接收帧解析器，接收帧处理器和DMA引擎。 接收帧解析器接收帧，从帧中的成帧信息存储在接收头队列中，并将来自帧的信息单元存储在信息单元缓冲器中。 接收帧处理器耦合到接收头部队列。 接收帧处理器读取由成帧信息中的标签字段确定的传输层任务上下文，确定如何处理来自传输层任务上下文和成帧信息的帧，生成DMA描述符，并存储更新的传输层任务上下文 。 DMA引擎耦合到信息单元缓冲器和接收帧处理器。 DMA引擎读取DMA任务上下文，通过处理DMA描述符将信息单元传送到目的地存储器，并存储更新的DMA任务上下文。

    Centralized error signaling and logging
    8.
    发明申请
    Centralized error signaling and logging 有权
    集中错误信号和记录

    公开(公告)号：US20070011548A1

    公开(公告)日：2007-01-11

    申请号：US11165725

    申请日：2005-06-24

    申请人： Suresh Chemudupati ,  Victor Lau ,  Bruno DiPlacido ,  Eric DeHaemer

    发明人： Suresh Chemudupati ,  Victor Lau ,  Bruno DiPlacido ,  Eric DeHaemer

    IPC分类号： H04L1/00 ,  G06F11/00 ,  H03M13/00 ,  G08C25/00 ,  G06F11/30

    CPC分类号： G06F11/0772 ,  G06F11/0745 ,  G06F11/0781

    摘要： A device, method, and system are disclosed. In one embodiment, the device comprises one or more error receiving units, each operable to receive error requests from a given layer in a protocol and synchronize the received error requests to a common clock domain for all layers, and an arbiter unit operable to receive the synchronized error requests from the one or more error receiving units, encode the error requests onto on a common error interconnect, and route the encoded error requests across the interconnect to configuration space.

    摘要翻译： 公开了一种装置，方法和系统。 在一个实施例中，设备包括一个或多个错误接收单元，每个错误接收单元可操作以从协议中的给定层接收错误请求，并将接收到的错误请求同步到所有层的公共时钟域，并且仲裁器单元可操作以接收 来自一个或多个错误接收单元的同步错误请求，将错误请求编码到公共错误互连上，并将编码的错误请求跨越互连路由到配置空间。

    Centralized error signaling and logging
    9.
    发明授权
    Centralized error signaling and logging 有权
    集中错误信号和记录

    公开(公告)号：US07480832B2

    公开(公告)日：2009-01-20

    申请号：US11165725

    申请日：2005-06-24

    申请人： Suresh Chemudupati ,  Victor T. Lau ,  Bruno DiPlacido ,  Eric J. DeHaemer

    发明人： Suresh Chemudupati ,  Victor T. Lau ,  Bruno DiPlacido ,  Eric J. DeHaemer

    IPC分类号： G06F11/00

    CPC分类号： G06F11/0772 ,  G06F11/0745 ,  G06F11/0781

    摘要： A device, method, and system are disclosed. In one embodiment, the device comprises one or more error receiving units, each operable to receive error requests from a given layer in a protocol and synchronize the received error requests to a common clock domain for all layers, and an arbiter unit operable to receive the synchronized error requests from the one or more error receiving units, encode the error requests onto on a common error interconnect, and route the encoded error requests across the interconnect to configuration space.

    摘要翻译： 公开了一种装置，方法和系统。 在一个实施例中，设备包括一个或多个错误接收单元，每个错误接收单元可操作以从协议中的给定层接收错误请求，并将接收到的错误请求同步到所有层的公共时钟域，并且仲裁器单元可操作以接收 来自一个或多个错误接收单元的同步错误请求，将错误请求编码到公共错误互连上，并将编码的错误请求跨越互连路由到配置空间。