公开(公告)号：US20080136397A1

公开(公告)日：2008-06-12

申请号：US11636425

申请日：2006-12-08

申请人： Stephen H. Gunther ,  Edward Burton ,  Anant Deval ,  Stephan Jourdan ,  Robert Greiner ,  Mike Cornaby

发明人： Stephen H. Gunther ,  Edward Burton ,  Anant Deval ,  Stephan Jourdan ,  Robert Greiner ,  Mike Cornaby

IPC分类号： G05F5/00

CPC分类号： G06F1/3203 ,  G06F1/324 ,  G06F1/3296 ,  Y02D10/126 ,  Y02D10/172

摘要： Methods and apparatus to operate various logic blocks of an integrated circuit (IC) at independent voltages are described. In one embodiment, supply of power to one or more domains in an IC is adjusted based on an indication that power consumption by components of the corresponding domain is to be modified. Other embodiments are also described.

摘要翻译： 描述以独立电压操作集成电路（IC）的各种逻辑块的方法和装置。 在一个实施例中，基于对相应域的组件的功率消耗进行修改的指示来调整对IC中的一个或多个域的功率供给。 还描述了其它实施例。

公开(公告)号：US20080005544A1

公开(公告)日：2008-01-03

申请号：US11479245

申请日：2006-06-29

申请人： Stephan Jourdan ,  Robert Hinton

发明人： Stephan Jourdan ,  Robert Hinton

IPC分类号： G06F9/00

CPC分类号： G06F9/3851 ,  G06F9/3802 ,  G06F9/3804 ,  G06F9/3844

摘要： Methods and apparatus for partitioning a microprocessor pipeline to support pipelined branch prediction and instruction fetching of multiple execution threads. A thread selection stage selects a thread from a plurality of execution threads. In one embodiment, storage in a branch prediction output queue is pre-allocated to a portion of the thread in one branch prediction stage in order to prevent stalling of subsequent stages in the branch prediction pipeline. In another embodiment, an instruction fetch stage fetches instructions at a fetch address corresponding to a portion of the selected thread. Another instruction fetch stage stores the instruction data in an instruction fetch output queue if enough storage is available. Otherwise, instruction fetch stages corresponding to the selected thread are invalidated and refetched to avoid stalling preceding stages in the instruction fetch pipeline, which may be fetching instructions of another thread.

摘要翻译： 用于分割微处理器流水线以支持流水线分支预测和多个执行线程的指令获取的方法和装置。 线程选择阶段从多个执行线程中选择线程。 在一个实施例中，分支预测输出队列中的存储被预分配给一个分支预测阶段中的线程的一部分，以便防止分支预测流水线中后续阶段的停顿。 在另一个实施例中，指令提取阶段在与所选线程的一部分相对应的获取地址处获取指令。 如果有足够的存储可用，另一个指令获取阶段将指令数据存储在指令提取输出队列中。 否则，与所选线程相对应的指令获取阶段无效并被重新设计，以避免在指令提取流水线中停止前进阶段，这可能是获取另一线程的指令。

公开(公告)号：US20080005534A1

公开(公告)日：2008-01-03

申请号：US11479345

申请日：2006-06-29

申请人： Stephan Jourdan ,  Robert Hinton

发明人： Stephan Jourdan ,  Robert Hinton

IPC分类号： G06F9/30

CPC分类号： G06F9/3802 ,  G06F9/3851

摘要： Methods and apparatus for partitioning a microprocessor pipeline to support pipelined branch prediction and instruction fetching of multiple execution threads. A thread selection stage selects a thread from a plurality of execution threads. In one embodiment, storage in a branch prediction output queue is pre-allocated to a portion of the thread in one branch prediction stage in order to prevent stalling of subsequent stages in the branch prediction pipeline. In another embodiment, an instruction fetch stage fetches instructions at a fetch address corresponding to a portion of the selected thread. Another instruction fetch stage stores the instruction data in an instruction fetch output queue if enough storage is available. Otherwise, instruction fetch stages corresponding to the selected thread are invalidated and refetched to avoid stalling preceding stages in the instruction fetch pipeline, which may be fetching instructions of another thread.

摘要翻译： 用于分割微处理器流水线以支持流水线分支预测和多个执行线程的指令获取的方法和装置。 线程选择阶段从多个执行线程中选择线程。 在一个实施例中，分支预测输出队列中的存储被预分配给一个分支预测阶段中的线程的一部分，以便防止分支预测流水线中后续阶段的停顿。 在另一个实施例中，指令提取阶段在与所选线程的一部分相对应的获取地址处获取指令。 如果有足够的存储可用，另一个指令获取阶段将指令数据存储在指令提取输出队列中。 否则，与所选线程相对应的指令获取阶段无效并被重新设计，以避免在指令提取流水线中停止前进阶段，这可能是获取另一线程的指令。

公开(公告)号：US20070283129A1

公开(公告)日：2007-12-06

申请号：US11321022

申请日：2005-12-28

申请人： Stephan Jourdan ,  Avinash Sodani ,  Michael Fetterman ,  Per Hammarlund ,  Glenn Hinton

发明人： Stephan Jourdan ,  Avinash Sodani ,  Michael Fetterman ,  Per Hammarlund ,  Glenn Hinton

IPC分类号： G06F15/00

CPC分类号： G06F9/3017 ,  G06F9/30036 ,  G06F9/30192 ,  G06F9/3836

摘要： According to one embodiment, a method is disclosed. The method includes receiving a value at a vector length (VL) tracker and establishing a VL for subsequent micro-operations (μops) that are to be executed corresponding to the value.

摘要翻译： 根据一个实施例，公开了一种方法。 该方法包括：在向量长度（VL）跟踪器处接收一个值，并为对应于该值执行的后续微操作（muops）建立一个VL。

公开(公告)号：US20070157007A1

公开(公告)日：2007-07-05

申请号：US11323037

申请日：2005-12-29

申请人： Stephan Jourdan ,  Matthew Merten ,  Alexandre Farcy

发明人： Stephan Jourdan ,  Matthew Merten ,  Alexandre Farcy

IPC分类号： G06F15/00

CPC分类号： G06F9/3832 ,  G06F9/3838

摘要： Apparatuses and methods for dead instruction identification are disclosed. In one embodiment, an apparatus includes an instruction buffer and a dead instruction identifier. The instruction buffer is to store an instruction stream having a single entry point and a single exit point. The dead instruction identifier is to identify dead instructions based on a forward pass through the instruction stream.

摘要翻译： 公开了用于死指示识别的装置和方法。 在一个实施例中，一种装置包括指令缓冲器和死指令标识符。 指令缓冲器用于存储具有单个入口点和单个出口点的指令流。 死指令标识符是基于通过指令流的向前传递来识别死指令。

公开(公告)号：US20070156990A1

公开(公告)日：2007-07-05

申请号：US11323000

申请日：2005-12-30

申请人： Per Hammarlund ,  Stephan Jourdan ,  Michael Fetterman ,  Glenn Hinton ,  Sebastien Hily ,  Ronak Singhal

发明人： Per Hammarlund ,  Stephan Jourdan ,  Michael Fetterman ,  Glenn Hinton ,  Sebastien Hily ,  Ronak Singhal

IPC分类号： G06F13/00

CPC分类号： G06F9/30043 ,  G06F9/30032

摘要： A method is disclosed. The method includes scheduling a load operation at least twice the size of a maximum access supported by a memory device, dividing the load operation into a plurality of separate load operation segments having a size equivalent to the maximum access supported by the memory device, and performing each of the plurality of load operation segments. A further method is disclosed where a temporary register is used to minimize the number of memory accesses to support unaligned accesses.

摘要翻译： 公开了一种方法。 该方法包括将加载操作调度至少是由存储器件支持的最大访问大小的两倍，将加载操作划分成具有等于存储器设备支持的最大访问大小的多个单独的加载操作段，以及执行 多个加载操作段中的每一个。 公开了一种另外的方法，其中使用临时寄存器来最小化用于支持未对齐访问的存储器访问的数量。

公开(公告)号：US20070079179A1

公开(公告)日：2007-04-05

申请号：US11240982

申请日：2005-09-30

申请人： Stephan Jourdan ,  Avinash Sodani ,  Michael Fetterman ,  Per Hammarlund ,  Ronak Singhal ,  Glenn Hinton

发明人： Stephan Jourdan ,  Avinash Sodani ,  Michael Fetterman ,  Per Hammarlund ,  Ronak Singhal ,  Glenn Hinton

IPC分类号： G06F11/00

CPC分类号： G06F9/3001 ,  G06F9/3012 ,  G06F9/3885

摘要： In one embodiment, the present invention includes a method for executing an operation on low order portions of first and second source operands using a first execution stack of a processor and executing the operation on high order portions of the first and second source operands using a second execution stack of the processor, where the operation in the second execution stack is staggered by one or more cycles from the operation in the first execution stack. Other embodiments are described and claimed.

摘要翻译： 在一个实施例中，本发明包括一种使用处理器的第一执行堆栈来执行第一和第二源操作数的低阶部分的操作的方法，并且使用第二和第二源操作数对第一和第二源操作数的高阶部分执行操作 处理器的执行堆栈，其中第二执行堆栈中的操作与第一执行堆栈中的操作交错一个或多个周期。 描述和要求保护其他实施例。

公开(公告)号：US20060098518A1

公开(公告)日：2006-05-11

申请号：US11315160

申请日：2005-12-23

申请人： Stephan Jourdan ,  Boyd Phelps ,  Chris Yuker

发明人： Stephan Jourdan ,  Boyd Phelps ,  Chris Yuker

IPC分类号： G11C8/00

CPC分类号： G11C7/1075 ,  G11C11/413

摘要： Embodiments of the present invention provide a method and system for staging the data output from an addressable memory location as a plurality of fields. In embodiments, each field of a data item that is stored at an address may be output during a different clock cycle. In further embodiments, the most time critical field may be output first.

公开(公告)号：US06950924B2

公开(公告)日：2005-09-27

申请号：US10032565

申请日：2002-01-02

申请人： John Alan Miller ,  Stephan Jourdan

发明人： John Alan Miller ,  Stephan Jourdan

IPC分类号： G06F9/00 ,  G06F9/06 ,  G06F9/38 ,  G06F15/00

CPC分类号： G06F9/3808 ,  G06F9/3824 ,  G06F9/3826

摘要： A system and method of managing processor instructions provides enhanced performance. The system and method provide for decoding a first instruction into a plurality of operations with a decoder. A first copy of the operations is passed from the decoder to a build engine associated with a trace cache. The system and method further provide for passing a second copy of the operation from the decoder directly to a back end allocation module such that the operations bypass the build engine and the allocation module is in a decoder reading state.

摘要翻译： 管理处理器指令的系统和方法提供增强的性能。 该系统和方法提供用解码器将第一指令解码为多个操作。 操作的第一个副本从解码器传递到与跟踪缓存相关联的构建引擎。 该系统和方法进一步提供将操作的第二副本从解码器直接传递到后端分配模块，使得操作绕过构建引擎并且分配模块处于解码器读取状态。

公开(公告)号：US20050149696A1

公开(公告)日：2005-07-07

申请号：US10745526

申请日：2003-12-29

申请人： Robert Hinton ,  Stephan Jourdan ,  Alexandre Farcy

发明人： Robert Hinton ,  Stephan Jourdan ,  Alexandre Farcy

IPC分类号： G06F9/30 ,  G06F9/38

CPC分类号： G06F9/30149 ,  G06F9/3802 ,  G06F9/382 ,  G06F9/3822

摘要： Rather than steering one macroinstruction at a time to decode logic in a processor, multiple macroinstructions may be steered at any given time. In one embodiment, a pointer calculation unit generates a pointer that assists in determining a stream of one or more macroinstructions that may be steered to decode logic in the processor.

摘要翻译： 不是一次指导一个宏指令来解码处理器中的逻辑，而是可以在任何给定的时间引导多个宏指令。 在一个实施例中，指针计算单元产生一个指针，该指针有助于确定一个或多个宏指令的流，该宏指令可被转向以解码处理器中的逻辑。