公开(公告)号：US07057968B2

公开(公告)日：2006-06-06

申请号：US11075739

申请日：2005-03-10

申请人： Naoki Kuroda ,  Yuji Nakai

发明人： Naoki Kuroda ,  Yuji Nakai

IPC分类号： G11C8/00

CPC分类号： G11C11/413 ,  G11C7/1051 ,  G11C7/1066 ,  G11C7/1078 ,  G11C11/412 ,  G11C2207/107

摘要： Logic circuits access a memory block by way of an access circuit. The memory block, which is formed of a mixed configuration of DRAMs and an SRAM, realizes the desired memory space. A data output register is provided at the output side of the SRAM so as to synchronize data output timing from the DRAMs with data output timing from the SRAM.

摘要翻译： 逻辑电路通过访问电路访问存储块。 由DRAM和SRAM的混合配置形成的存储器块实现期望的存储器空间。 在SRAM的输出侧提供数据输出寄存器，以使来自DRAM的数据输出定时与来自SRAM的数据输出定时同步。

公开(公告)号：US06990043B2

公开(公告)日：2006-01-24

申请号：US11074897

申请日：2005-03-09

申请人： Naoki Kuroda ,  Yuji Nakai

发明人： Naoki Kuroda ,  Yuji Nakai

IPC分类号： G11C8/18

CPC分类号： G11C7/10 ,  G11C7/1006 ,  G11C2207/107

摘要： A plurality of logic circuits access a DRAM block by way of an access circuit. The operation clock for the DRAM block is set at a higher frequency than the system clock for the logic circuits. Outputs of a first bit width from the logic circuits are subjected to serial/parallel conversion into data of a second bit width and the data is written into the DRAM block.

摘要翻译： 多个逻辑电路通过访问电路访问DRAM块。 DRAM块的操作时钟设置在比逻辑电路的系统时钟更高的频率上。 来自逻辑电路的第一位宽的输出经过串行/并行转换为第二位宽的数据，并将数据写入DRAM块。

公开(公告)号：US20050207266A1

公开(公告)日：2005-09-22

申请号：US11075739

申请日：2005-03-10

申请人： Naoki Kuroda ,  Yuji Nakai

发明人： Naoki Kuroda ,  Yuji Nakai

IPC分类号： G11C11/413 ,  G11C7/10 ,  G11C8/00 ,  G11C11/401 ,  G11C11/407 ,  G11C11/412

CPC分类号： G11C11/413 ,  G11C7/1051 ,  G11C7/1066 ,  G11C7/1078 ,  G11C11/412 ,  G11C2207/107

摘要： Logic circuits access a memory block by way of an access circuit. The memory block, which is formed of a mixed configuration of DRAMs and an SRAM, realizes the desired memory space. A data output register is provided at the output side of the SRAM so as to synchronize data output timing from the DRAMs with data output timing from the SRAM.

摘要翻译： 逻辑电路通过访问电路访问存储块。 由DRAM和SRAM的混合配置形成的存储器块实现期望的存储器空间。 在SRAM的输出侧提供数据输出寄存器，以使来自DRAM的数据输出定时与来自SRAM的数据输出定时同步。

公开(公告)号：US5204653A

公开(公告)日：1993-04-20

申请号：US643949

申请日：1991-01-22

申请人： Susumu Saitoh ,  Tetsurou Itoh ,  Naoki Kuroda

发明人： Susumu Saitoh ,  Tetsurou Itoh ,  Naoki Kuroda

IPC分类号： H01F27/26

CPC分类号： H01F27/263

摘要： An electromagnetic induction device which comprises a split-type core assembly comprising at least one winding formed thereon and first and second core segments each having at least two joint faces spaced apart from each other, the first and second core segments are connected together with the joint faces of one of the first and second core segments held in contact with the joint faces of the other of the first and second core segments, and a finely divided ferromagnetic material is interposed between the joint faces of the respective first and second core segments. The ferromagnetic material used has an average particle size sufficient to form a magnetic fluid medium.

摘要翻译： 一种电磁感应装置，包括分开型芯组件，其包括形成在其上的至少一个绕组，以及第一和第二芯段，每个芯段具有彼此间隔开的至少两个接合面，第一和第二芯段与接头连接在一起 第一和第二芯部段之一的表面与第一和第二芯段中另一个的接合面保持接触，并且在相应的第一和第二芯部段的接合面之间插入细分的铁磁材料。 使用的铁磁材料具有足以形成磁性流体介质的平均粒径。