公开(公告)号：US07383418B2

公开(公告)日：2008-06-03

申请号：US10933188

申请日：2004-09-01

Applicant: Kenneth J. Janik ,  K S Venkatraman ,  Anwar Rohillah ,  Eric Sprangle ,  Ronak Singhal

Inventor： Kenneth J. Janik ,  K S Venkatraman ,  Anwar Rohillah ,  Eric Sprangle ,  Ronak Singhal

IPC: G06F12/00 ,  G06F9/34 ,  G06F9/26

CPC classification number: G06F12/0897 ,  G06F12/0862 ,  G06F2212/6024

Abstract: A prefetching scheme to detect when a load misses the lower level cache and hits the next level cache. Consequently, the prefetching scheme utilizes the previous information for the cache miss to the lower level cache and hit to the next higher level of cache memory that may result in initiating a sidedoor prefetch load for fetching the previous or next cache line into the lower level cache. In order to generate an address for the sidedoor prefetch, a history of cache access is maintained in a queue.

Abstract translation: 一种预取方案，用于检测何时加载错过较低级别的缓存，并触发下一级缓存。 因此，预取方案利用先前的信息将高速缓存未命中用于较低级别的高速缓存并且命中到下一个较高级别的高速缓冲存储器，这可能导致发起侧面预取负载，以将先前或下一个高速缓存行提取到下一级高速缓存 。 为了生成二进制预取的地址，在队列中保持高速缓存访​​问的历史。

公开(公告)号：US20050071566A1

公开(公告)日：2005-03-31

申请号：US10676478

申请日：2003-09-30

Applicant: Ali-Reza Adl-Tabatabai ,  Anwar Ghuloum ,  Eric Sprangle

Inventor： Ali-Reza Adl-Tabatabai ,  Anwar Ghuloum ,  Eric Sprangle

IPC: G06F12/08 ,  G06F12/00

CPC classification number: G06F12/0886 ,  G06F2212/401

Abstract: According to one embodiment a computer system is disclosed. The computer system includes a central processing unit (CPU) and a cache memory coupled to the CPU. The cache memory includes a main cache having plurality of compressible cache lines to store additional data, and a plurality of storage pools to hold a segment of the additional data for one or more of the plurality of cache lines that are to be compressed.

Abstract translation: 根据一个实施例，公开了一种计算机系统。 计算机系统包括中央处理单元（CPU）和耦合到CPU的高速缓冲存储器。 高速缓冲存储器包括具有多个可压缩高速缓存行以存储附加数据的主高速缓存，以及多个存储池，用于保存要被压缩的多个高速缓存行中的一个或多个的附加数据的段。