公开(公告)号：US07494878B2

公开(公告)日：2009-02-24

申请号：US11552532

申请日：2006-10-25

申请人： Kun-Hsien Lee ,  Cheng-Tung Huang ,  Wen-Han Hung ,  Shyh-Fann Ting ,  Li-Shian Jeng ,  Tzyy-Ming Cheng ,  Neng-Kuo Chen ,  Shao-Ta Hsu ,  Teng-Chun Tsai ,  Chien-Chung Huang

发明人： Kun-Hsien Lee ,  Cheng-Tung Huang ,  Wen-Han Hung ,  Shyh-Fann Ting ,  Li-Shian Jeng ,  Tzyy-Ming Cheng ,  Neng-Kuo Chen ,  Shao-Ta Hsu ,  Teng-Chun Tsai ,  Chien-Chung Huang

IPC分类号： H01L21/8234

CPC分类号： H01L21/823807 ,  H01L21/823835 ,  H01L21/82385 ,  H01L21/823864 ,  H01L29/6653 ,  H01L29/6656 ,  H01L29/7843

摘要： A method of manufacturing a MOS transistor device. First, a semiconductor substrate having a gate structure is prepared. The gate structure has two sidewalls and a liner on the sidewalls. Subsequently, a stressed cap layer is formed on the semiconductor substrate, and covers the gate structure and the liner. Next, an activating process is performed. Furthermore, the stressed cap layer is etched to be a salicide block. Afterward, a salicide process is performed to form a silicide layer on the regions that are not covered by the stressed cap layer.

摘要翻译： 一种制造MOS晶体管器件的方法。 首先，准备具有栅极结构的半导体基板。 栅极结构在侧壁上具有两个侧壁和衬垫。 随后，在半导体衬底上形成应力覆盖层，并覆盖栅极结构和衬垫。 接下来，执行激活处理。 此外，将应力覆盖层蚀刻成为自对准硅化物块。 之后，进行自对准处理以在未被应力覆盖层覆盖的区域上形成硅化物层。

公开(公告)号：US07485517B2

公开(公告)日：2009-02-03

申请号：US11308560

申请日：2006-04-07

申请人： Kun-Hsien Lee ,  Cheng-Tung Huang ,  Wen-Han Hung ,  Shyh-Fann Ting ,  Li-Shian Jeng ,  Tzyy-Ming Cheng ,  Chia-Wen Liang

发明人： Kun-Hsien Lee ,  Cheng-Tung Huang ,  Wen-Han Hung ,  Shyh-Fann Ting ,  Li-Shian Jeng ,  Tzyy-Ming Cheng ,  Chia-Wen Liang

IPC分类号： H01L21/336

CPC分类号： H01L21/823412 ,  H01L21/823468 ,  H01L29/7842

摘要： A method for fabricating a semiconductor device is provided. First, a substrate is provided, and a first-type MOS (metallic oxide semiconductor) transistor, an input/output (I/O) second-type MOS transistor, and a core second-type MOS transistor are formed on the substrate. Then, a first stress layer is formed to overlay the substrate, the first-type MOS transistor, the I/O second-type MOS transistor, and the core second-type MOS transistor. Then, at least the first stress layer on the core second-type MOS transistor is removed to reserve at least the first stress layer on the first-type MOS transistor. Finally, a second stress layer is formed on the core second-type MOS transistor.

摘要翻译： 提供一种制造半导体器件的方法。 首先，提供基板，在基板上形成第一型MOS（金属氧化物半导体）晶体管，输入输出（I / O）第二型MOS晶体管和核心第二型MOS晶体管。 然后，形成第一应力层以覆盖基板，第一型MOS晶体管，I / O第二型MOS晶体管和芯型第二型MOS晶体管。 然后，至少去除第二型MOS晶体管上的第一应力层，以至少保留第一型MOS晶体管上的第一应力层。 最后，在第二核心型MOS晶体管上形成第二应力层。

公开(公告)号：US20090023258A1

公开(公告)日：2009-01-22

申请号：US11779270

申请日：2007-07-17

申请人： Chia-Wen Liang ,  Cheng-Tung Huang ,  Shyh-Fann Ting ,  Chih-Chiang Wu ,  Shih-Chieh Hsu ,  Li-Shian Jeng ,  Kun-Hsien Lee ,  Meng-Yi Wu ,  Wen-Han Hung ,  Tzyy-Ming Cheng

发明人： Chia-Wen Liang ,  Cheng-Tung Huang ,  Shyh-Fann Ting ,  Chih-Chiang Wu ,  Shih-Chieh Hsu ,  Li-Shian Jeng ,  Kun-Hsien Lee ,  Meng-Yi Wu ,  Wen-Han Hung ,  Tzyy-Ming Cheng

IPC分类号： H01L21/8238

CPC分类号： H01L21/823864 ,  H01L21/823814 ,  H01L21/823828 ,  H01L29/165 ,  H01L29/66636 ,  H01L29/7833

摘要： A method for manufacturing CMOS transistors includes an etching back process alternatively performed after the gate structure formation, the lightly doped drain formation, source/drain implantation, or SEG process to etch a hard mask layer covering and protecting a first type gate structure, and to reduce thickness deviation between the hard masks covering the first type gate structure and a second type gate structure. Therefore the damage to spacers, STIs, and the profile of the gate structures due to the thickness deviation is prevented.

摘要翻译： 制造CMOS晶体管的方法包括在栅极结构形成，轻掺杂漏极形成，源极/漏极注入或SEG工艺之后交替执行的蚀刻反应工艺，以蚀刻覆盖并保护第一类型栅极结构的硬掩模层，以及 减少覆盖第一类型栅极结构的硬掩模和第二类型栅极结构之间的厚度偏差。 因此，防止了由于厚度偏差导致的间隔物，STI和栅极结构的轮廓的损坏。

公开(公告)号：US07453120B2

公开(公告)日：2008-11-18

申请号：US11777973

申请日：2007-07-13

申请人： Shyh-Fann Ting ,  Cheng-Tung Huang ,  Wen-Han Hung ,  Li-Shian Jeng ,  Tzyy-Ming Cheng

发明人： Shyh-Fann Ting ,  Cheng-Tung Huang ,  Wen-Han Hung ,  Li-Shian Jeng ,  Tzyy-Ming Cheng

IPC分类号： H01L27/092 ,  H01L29/78

CPC分类号： H01L21/823807 ,  H01L21/823814 ,  H01L29/665 ,  H01L29/66636 ,  H01L29/7834 ,  H01L29/7843 ,  H01L29/7848

摘要： A method for fabricating a semiconductor structure is described. A substrate is provided, having thereon a gate structure and a spacer on the sidewall of the gate structure and having therein an S/D extension region beside the gate structure. An opening is formed in the substrate beside the spacer, and then an S/D region is formed in or on the substrate at the bottom of the opening. A metal silicide layer is formed on the S/D region and the gate structure, and then a stress layer is formed over the substrate.

摘要翻译： 对半导体结构体的制造方法进行说明。 提供了一种衬底，其上具有栅极结构和在栅极结构的侧壁上的隔离物，并且在栅极结构旁边具有S / D延伸区域。 在衬垫旁边的衬底上形成开口，然后在开口的底部形成有基底上的S / D区域。 在S / D区域和栅极结构上形成金属硅化物层，然后在基板上形成应力层。

公开(公告)号：US20080220574A1

公开(公告)日：2008-09-11

申请号：US11681987

申请日：2007-03-05

申请人： Li-Shian Jeng ,  Cheng-Tung Huang ,  Shyh-Fann Ting ,  Wen-Han Hung ,  Kun-Hsien Lee ,  Meng-Yi Wu ,  Tzyy-Ming Cheng

发明人： Li-Shian Jeng ,  Cheng-Tung Huang ,  Shyh-Fann Ting ,  Wen-Han Hung ,  Kun-Hsien Lee ,  Meng-Yi Wu ,  Tzyy-Ming Cheng

IPC分类号： H01L21/8238 ,  H01L21/336

CPC分类号： H01L21/823807 ,  H01L21/26506 ,  H01L21/823814 ,  H01L29/1083 ,  H01L29/165 ,  H01L29/66628 ,  H01L29/66636 ,  H01L29/7847 ,  H01L29/7848

摘要： A method of fabricating a complementary metal oxide semiconductor (CMOS) device is provided. A first conductive type MOS transistor including a source/drain region using a semiconductor compound as major material is formed in a first region of a substrate. A second conductive type MOS transistor is formed in a second region of the substrate. Next, a pre-amorphous implantation (PAI) process is performed to amorphize a gate conductive layer of the second conductive type MOS transistor. Thereafter, a stress-transfer-scheme (STS) is formed on the substrate in the second region to generate a stress in the gate conductive layer. Afterwards, a rapid thermal annealing (RTA) process is performed to activate the dopants in the source/drain region. Then, the STS is removed.

摘要翻译： 提供了制造互补金属氧化物半导体（CMOS）器件的方法。 在衬底的第一区域中形成包括使用半导体化合物作为主要材料的源/漏区的第一导电型MOS晶体管。 在基板的第二区域中形成第二导电型MOS晶体管。 接下来，执行预非晶体注入（PAI）工艺以使第二导电型MOS晶体管的栅极导电层非晶化。 此后，在第二区域中的基板上形成应力转移方案（STS），以在栅极导电层中产生应力。 之后，进行快速热退火（RTA）处理以激活源极/漏极区域中的掺杂剂。 然后，STS被删除。

公开(公告)号：US20080042210A1

公开(公告)日：2008-02-21

申请号：US11465455

申请日：2006-08-18

申请人： Wen-Han Hung ,  Cheng-Tung Huang ,  Li-Shian Jeng ,  Kun-Hsien Lee ,  Shyh-Fann Ting ,  Tzyy-Ming Cheng ,  Chia-Wen Liang

发明人： Wen-Han Hung ,  Cheng-Tung Huang ,  Li-Shian Jeng ,  Kun-Hsien Lee ,  Shyh-Fann Ting ,  Tzyy-Ming Cheng ,  Chia-Wen Liang

IPC分类号： H01L29/78 ,  H01L21/8238

CPC分类号： H01L21/823807 ,  H01L29/665 ,  H01L29/6656 ,  H01L29/7843

摘要： A method of fabricating a semiconductor device is provided. A substrate is first provided, and than several IO devices and several core devices are formed on the substrate, wherein those IO devises include IO PMOS and IO NMOS, and those core devises include core PMOS and core NMOS. Thereafter, a buffer layer is formed on the substrate, and then the buffer layer except a surface of the IO PMOS is removed in order to reduce the negative bias temperature instability (NBTI) of the IO PMOS. Afterwards, a tensile contact etching stop layer (CESL) is formed on the IO NMOS and the core NMOS, and a compressive CESL is formed the core PMOS.

摘要翻译： 提供一种制造半导体器件的方法。 首先提供衬底，并且在衬底上形成多个IO器件和多个核心器件，其中这些IO器件包括IO PMOS和IO NMOS，并且那些芯部器件包括核心PMOS和核心NMOS。 此后，在衬底上形成缓冲层，然后除去IO PMOS的表面以外的缓冲层，以便减少IO PMOS的负偏压温度不稳定性（NBTI）。 之后，在IO NMOS和核心NMOS上形成一个拉伸接触蚀刻停止层（CESL），并且形成一个压电CESL的芯体PMOS。