公开(公告)号：US20080020588A1

公开(公告)日：2008-01-24

申请号：US11459008

申请日：2006-07-20

申请人： Wen-Han Hung ,  Cheng-Tung Huang ,  Kun-Hsien Lee ,  Shyh-Fann Ting ,  Li-Shian Jeng ,  Tzyy-Ming Cheng ,  Chia-Wen Liang ,  Neng-Kuo Chen

发明人： Wen-Han Hung ,  Cheng-Tung Huang ,  Kun-Hsien Lee ,  Shyh-Fann Ting ,  Li-Shian Jeng ,  Tzyy-Ming Cheng ,  Chia-Wen Liang ,  Neng-Kuo Chen

IPC分类号： H01L21/31

CPC分类号： H01L29/7833 ,  H01L21/823807 ,  H01L21/823835 ,  H01L27/092 ,  H01L29/665 ,  H01L29/6659 ,  H01L29/7843

摘要： A method of forming a semiconductor device. The method comprises steps of providing a substrate having a first transistor, a second transistor and non-salicide device formed thereon and the conductive type of the first transistor is different from that of the second transistor. A buffer layer is formed over the substrate and a tensile material layer is formed over the buffer layer. A portion of the tensile material layer over the second transistor is thinned and a spike annealing process is performed. The tensile material layer is removed to expose the buffer layer over the substrate and a patterned salicide blocking layer is formed over the non-salicide device. A salicide process is performed for forming a salicide layer on a portion of the first transistor and the second transistor.

摘要翻译： 一种形成半导体器件的方法。 该方法包括以下步骤：提供具有形成在其上的第一晶体管，第二晶体管和非自对准硅化物器件的衬底，并且第一晶体管的导电类型与第二晶体管的导电类型不同。 在衬底上形成缓冲层，并在缓冲层上形成拉伸材料层。 第二晶体管上的拉伸材料层的一部分变薄，并且执行尖峰退火处理。 除去拉伸材料层以暴露衬底上的缓冲层，并且在非自对准硅化物器件上形成图案化的自对准硅化物阻挡层。 执行自对准处理以在第一晶体管和第二晶体管的一部分上形成自对准硅化物层。

公开(公告)号：US20080020523A1

公开(公告)日：2008-01-24

申请号：US11490210

申请日：2006-07-19

申请人： Kun-Hsien Lee ,  Cheng-Tung Huang ,  Li-Shian Jeng ,  Wen-Han Hung ,  Shyh-Fann Ting ,  Jing-Yi Huang ,  Tzyy-Ming Cheng ,  Chia-Wen Liang

发明人： Kun-Hsien Lee ,  Cheng-Tung Huang ,  Li-Shian Jeng ,  Wen-Han Hung ,  Shyh-Fann Ting ,  Jing-Yi Huang ,  Tzyy-Ming Cheng ,  Chia-Wen Liang

IPC分类号： H01L21/8234

CPC分类号： H01L21/823864 ,  H01L21/823418 ,  H01L21/823456 ,  H01L21/823468 ,  H01L21/823814 ,  H01L21/82385

摘要： A method of fabricating a metal-oxide-semiconductor transistor is provided. A first gate structure and a second gate structure are formed on a substrate. The first gate structure has a dimension greater than the second gate structure. Then, first lightly doped drain regions are formed in the substrate on two sides of the first gate structure. A lightly doped drain annealing process is performed. Next, second lightly doped drain regions are formed in the substrate on two sides of the second gate structure. First spacers are formed on the sidewalls of the first gate structure and second spacers are formed on the sidewalls of the second gate structure at the same time. Afterwards, first source/drain regions are formed in the substrate on two sides of the first spacers and second source/drain regions are formed in the substrate on two sides of the second spacers. A source/drain annealing process is performed.

摘要翻译： 提供一种制造金属氧化物半导体晶体管的方法。 在基板上形成第一栅极结构和第二栅极结构。 第一栅极结构的尺寸大于第二栅极结构。 然后，在第一栅极结构的两侧的基板中形成第一轻掺杂漏极区。 进行轻掺杂的漏极退火处理。 接下来，在第二栅极结构的两侧的基板中形成第二轻掺杂漏极区。 第一间隔件形成在第一栅极结构的侧壁上，并且第二间隔件同时形成在第二栅极结构的侧壁上。 之后，第一源极/漏极区域形成在第一间隔物的两侧的衬底中，并且第二源极/漏极区域形成在第二间隔物的两侧上的衬底中。 进行源/漏退火处理。

公开(公告)号：US07582520B2

公开(公告)日：2009-09-01

申请号：US11490210

申请日：2006-07-19

申请人： Kun-Hsien Lee ,  Cheng-Tung Huang ,  Li-Shian Jeng ,  Wen-Han Hung ,  Shyh-Fann Ting ,  Jing-Yi Huang ,  Tzyy-Ming Cheng ,  Chia-Wen Liang

发明人： Kun-Hsien Lee ,  Cheng-Tung Huang ,  Li-Shian Jeng ,  Wen-Han Hung ,  Shyh-Fann Ting ,  Jing-Yi Huang ,  Tzyy-Ming Cheng ,  Chia-Wen Liang

IPC分类号： H01L21/336 ,  H01L21/8234 ,  H01L21/3205 ,  H01L21/4763

CPC分类号： H01L21/823864 ,  H01L21/823418 ,  H01L21/823456 ,  H01L21/823468 ,  H01L21/823814 ,  H01L21/82385

摘要： A method of fabricating a metal-oxide-semiconductor transistor is provided. A first gate structure and a second gate structure are formed on a substrate. The first gate structure has a dimension greater than the second gate structure. Then, first lightly doped drain regions are formed in the substrate on two sides of the first gate structure. A lightly doped drain annealing process is performed. Next, second lightly doped drain regions are formed in the substrate on two sides of the second gate structure. First spacers are formed on the sidewalls of the first gate structure and second spacers are formed on the sidewalls of the second gate structure at the same time. Afterwards, first source/drain regions are formed in the substrate on two sides of the first spacers and second source/drain regions are formed in the substrate on two sides of the second spacers. A source/drain annealing process is performed.

摘要翻译： 提供一种制造金属氧化物半导体晶体管的方法。 在基板上形成第一栅极结构和第二栅极结构。 第一栅极结构的尺寸大于第二栅极结构。 然后，在第一栅极结构的两侧的基板中形成第一轻掺杂漏极区。 进行轻掺杂的漏极退火处理。 接下来，在第二栅极结构的两侧上的基板中形成第二轻掺杂漏极区。 第一间隔件形成在第一栅极结构的侧壁上，并且第二间隔件同时形成在第二栅极结构的侧壁上。 之后，第一源极/漏极区域形成在第一间隔物的两侧的衬底中，并且第二源极/漏极区域形成在第二间隔物的两侧上的衬底中。 进行源/漏退火处理。

公开(公告)号：US20080179684A1

公开(公告)日：2008-07-31

申请号：US11668443

申请日：2007-01-29

申请人： Chia-Wen Liang ,  Wen-Han Hung ,  Cheng-Tung Huang ,  Kun-Hsien Lee ,  Shyh-Fann Ting ,  Li-Shian Jeng ,  Tzyy-Ming Cheng

发明人： Chia-Wen Liang ,  Wen-Han Hung ,  Cheng-Tung Huang ,  Kun-Hsien Lee ,  Shyh-Fann Ting ,  Li-Shian Jeng ,  Tzyy-Ming Cheng

IPC分类号： H01L27/00 ,  H01L21/8238

CPC分类号： H01L21/823807 ,  H01L27/092 ,  H01L29/665 ,  H01L29/7843

摘要： The present invention relates to a method of fabricating strained silicon channel complementary metal oxide semiconductor (CMOS) transistor by using an etching process and a planarization process such as a chemical mechanical polishing (CMP) process, and a structure thereof. The present invention is able to resolve the problem of overlap region between the stressed layers. The present invention is also able to improve the process yield and reduce the fabrication cost.

摘要翻译： 本发明涉及通过使用蚀刻工艺和诸如化学机械抛光（CMP）工艺的平坦化工艺及其结构来制造应变硅沟道互补金属氧化物半导体（CMOS）晶体管的方法。 本发明能够解决应力层之间的重叠区域的问题。 本发明还能够提高工艺成品率并降低制造成本。

公开(公告)号：US20070238235A1

公开(公告)日：2007-10-11

申请号：US11308560

申请日：2006-04-07

申请人： Kun-Hsien Lee ,  Cheng-Tung Huang ,  Wen-Han Hung ,  Shyh-Fann Ting ,  Li-Shian Jeng ,  Tzyy-Ming Cheng ,  Chia-Wen Liang

发明人： Kun-Hsien Lee ,  Cheng-Tung Huang ,  Wen-Han Hung ,  Shyh-Fann Ting ,  Li-Shian Jeng ,  Tzyy-Ming Cheng ,  Chia-Wen Liang

IPC分类号： H01L21/8234

CPC分类号： H01L21/823412 ,  H01L21/823468 ,  H01L29/7842

摘要： A method for fabricating a semiconductor device is provided. First, a substrate is provided, and a first-type MOS (metallic oxide semiconductor) transistor, an input/output (I/O) second-type MOS transistor, and a core second-type MOS transistor are formed on the substrate. Then, a first stress layer is formed to overlay the substrate, the first-type MOS transistor, the I/O second-type MOS transistor, and the core second-type MOS transistor. Then, at least the first stress layer on the core second-type MOS transistor is removed to reserve at least the first stress layer on the first-type MOS transistor. Finally, a second stress layer is formed on the core second-type MOS transistor.

摘要翻译： 提供一种制造半导体器件的方法。 首先，提供基板，在基板上形成第一型MOS（金属氧化物半导体）晶体管，输入输出（I / O）第二型MOS晶体管和核心第二型MOS晶体管。 然后，形成第一应力层以覆盖衬底，第一类型MOS晶体管，I / O第二类型MOS晶体管和核心第二类型MOS晶体管。 然后，至少去除第二型MOS晶体管上的第一应力层，以至少保留第一型MOS晶体管上的第一应力层。 最后，在第二核心型MOS晶体管上形成第二应力层。

公开(公告)号：US20080237734A1

公开(公告)日：2008-10-02

申请号：US11693470

申请日：2007-03-29

申请人： Wen-Han Hung ,  Cheng-Tung Huang ,  Kun-Hsien Lee ,  Shyh-Fann Ting ,  Li-Shian Jeng ,  Meng-Yi Wu ,  Chung-Min Shih ,  Tzyy-Ming Cheng ,  Chia-Wen Liang

发明人： Wen-Han Hung ,  Cheng-Tung Huang ,  Kun-Hsien Lee ,  Shyh-Fann Ting ,  Li-Shian Jeng ,  Meng-Yi Wu ,  Chung-Min Shih ,  Tzyy-Ming Cheng ,  Chia-Wen Liang

IPC分类号： H01L29/76 ,  H01L21/8238

CPC分类号： H01L21/823807 ,  H01L21/823864 ,  H01L29/665 ,  H01L29/6659 ,  H01L29/7833 ,  H01L29/7843

摘要： A complementary metal-oxide-semiconductor (CMOS) transistor comprising a substrate, a first conductive type MOS transistor, a second conductive type MOS transistor, a buffer layer, a first stress layer and a second stress layer is provided. The substrate has a device isolation structure therein that defines a first active area and a second active area. The first conductive type MOS transistor and the second conductive type MOS transistor are respectively disposed in the first active area and the second active area of the substrate. A first nitride spacer of the first conductive type MOS transistor has a thickness greater than that of a second nitride spacer of the second conductive type MOS transistor. The buffer layer is disposed on the first conductive type MOS transistor. The first stress layer is disposed on the buffer layer. The second stress layer is disposed on the second conductive type MOS transistor.

摘要翻译： 提供了包括基板，第一导电型MOS晶体管，第二导电型MOS晶体管，缓冲层，第一应力层和第二应力层的互补金属氧化物半导体（CMOS）晶体管。 衬底在其中具有限定第一有源区和第二有源区的器件隔离结构。 第一导电型MOS晶体管和第二导电型MOS晶体管分别设置在基板的第一有源区域和第二有源区域中。 第一导电型MOS晶体管的第一氮化物间隔物的厚度大于第二导电型MOS晶体管的第二氮化物间隔物的厚度。 缓冲层设置在第一导电型MOS晶体管上。 第一应力层设置在缓冲层上。 第二应力层设置在第二导电型MOS晶体管上。

公开(公告)号：US07622344B2

公开(公告)日：2009-11-24

申请号：US11779270

申请日：2007-07-17

申请人： Chia-Wen Liang ,  Cheng-Tung Huang ,  Shyh-Fann Ting ,  Chih-Chiang Wu ,  Shih-Chieh Hsu ,  Li-Shian Jeng ,  Kun-Hsien Lee ,  Meng-Yi Wu ,  Wen-Han Hung ,  Tzyy-Ming Cheng

发明人： Chia-Wen Liang ,  Cheng-Tung Huang ,  Shyh-Fann Ting ,  Chih-Chiang Wu ,  Shih-Chieh Hsu ,  Li-Shian Jeng ,  Kun-Hsien Lee ,  Meng-Yi Wu ,  Wen-Han Hung ,  Tzyy-Ming Cheng

IPC分类号： H01L21/8238

CPC分类号： H01L21/823864 ,  H01L21/823814 ,  H01L21/823828 ,  H01L29/165 ,  H01L29/66636 ,  H01L29/7833

摘要： A method for manufacturing CMOS transistors includes an etching back process alternatively performed after the gate structure formation, the lightly doped drain formation, source/drain implantation, or SEG process to etch a hard mask layer covering and protecting a first type gate structure, and to reduce thickness deviation between the hard masks covering the first type gate structure and a second type gate structure. Therefore the damage to spacers, STIs, and the profile of the gate structures due to the thickness deviation is prevented.

摘要翻译： 制造CMOS晶体管的方法包括在栅极结构形成，轻掺杂漏极形成，源极/漏极注入或SEG工艺之后交替执行的蚀刻反应工艺，以蚀刻覆盖并保护第一类型栅极结构的硬掩模层，以及 减少覆盖第一类型栅极结构的硬掩模和第二类型栅极结构之间的厚度偏差。 因此，防止了由于厚度偏差导致的间隔物，STI和栅极结构的轮廓的损坏。

公开(公告)号：US07585790B2

公开(公告)日：2009-09-08

申请号：US11459008

申请日：2006-07-20

申请人： Wen-Han Hung ,  Cheng-Tung Huang ,  Kun-Hsien Lee ,  Shyh-Fann Ting ,  Li-Shian Jeng ,  Tzyy-Ming Cheng ,  Chia-Wen Liang ,  Neng-Kuo Chen

发明人： Wen-Han Hung ,  Cheng-Tung Huang ,  Kun-Hsien Lee ,  Shyh-Fann Ting ,  Li-Shian Jeng ,  Tzyy-Ming Cheng ,  Chia-Wen Liang ,  Neng-Kuo Chen

IPC分类号： H01L21/31 ,  H01L21/469

CPC分类号： H01L29/7833 ,  H01L21/823807 ,  H01L21/823835 ,  H01L27/092 ,  H01L29/665 ,  H01L29/6659 ,  H01L29/7843

摘要： A method of forming a semiconductor device. The method comprises steps of providing a substrate having a first transistor, a second transistor and non-salicide device formed thereon and the conductive type of the first transistor is different from that of the second transistor. A buffer layer is formed over the substrate and a tensile material layer is formed over the buffer layer. A portion of the tensile material layer over the second transistor is thinned and a spike annealing process is performed. The tensile material layer is removed to expose the buffer layer over the substrate and a patterned salicide blocking layer is formed over the non-salicide device. A salicide process is performed for forming a salicide layer on a portion of the first transistor and the second transistor.

摘要翻译： 一种形成半导体器件的方法。 该方法包括以下步骤：提供具有形成在其上的第一晶体管，第二晶体管和非自对准硅化物器件的衬底，并且第一晶体管的导电类型与第二晶体管的导电类型不同。 在衬底上形成缓冲层，并在缓冲层上形成拉伸材料层。 第二晶体管上的拉伸材料层的一部分变薄，并且执行尖峰退火处理。 除去拉伸材料层以暴露衬底上的缓冲层，并且在非自对准硅化物器件上形成图案化的自对准硅化物阻挡层。 执行自对准处理以在第一晶体管和第二晶体管的一部分上形成自对准硅化物层。

公开(公告)号：US07485517B2

公开(公告)日：2009-02-03

申请号：US11308560

申请日：2006-04-07

申请人： Kun-Hsien Lee ,  Cheng-Tung Huang ,  Wen-Han Hung ,  Shyh-Fann Ting ,  Li-Shian Jeng ,  Tzyy-Ming Cheng ,  Chia-Wen Liang

发明人： Kun-Hsien Lee ,  Cheng-Tung Huang ,  Wen-Han Hung ,  Shyh-Fann Ting ,  Li-Shian Jeng ,  Tzyy-Ming Cheng ,  Chia-Wen Liang

IPC分类号： H01L21/336

CPC分类号： H01L21/823412 ,  H01L21/823468 ,  H01L29/7842

摘要： A method for fabricating a semiconductor device is provided. First, a substrate is provided, and a first-type MOS (metallic oxide semiconductor) transistor, an input/output (I/O) second-type MOS transistor, and a core second-type MOS transistor are formed on the substrate. Then, a first stress layer is formed to overlay the substrate, the first-type MOS transistor, the I/O second-type MOS transistor, and the core second-type MOS transistor. Then, at least the first stress layer on the core second-type MOS transistor is removed to reserve at least the first stress layer on the first-type MOS transistor. Finally, a second stress layer is formed on the core second-type MOS transistor.

摘要翻译： 提供一种制造半导体器件的方法。 首先，提供基板，在基板上形成第一型MOS（金属氧化物半导体）晶体管，输入输出（I / O）第二型MOS晶体管和核心第二型MOS晶体管。 然后，形成第一应力层以覆盖基板，第一型MOS晶体管，I / O第二型MOS晶体管和芯型第二型MOS晶体管。 然后，至少去除第二型MOS晶体管上的第一应力层，以至少保留第一型MOS晶体管上的第一应力层。 最后，在第二核心型MOS晶体管上形成第二应力层。

公开(公告)号：US20090023258A1

公开(公告)日：2009-01-22

申请号：US11779270

申请日：2007-07-17

申请人： Chia-Wen Liang ,  Cheng-Tung Huang ,  Shyh-Fann Ting ,  Chih-Chiang Wu ,  Shih-Chieh Hsu ,  Li-Shian Jeng ,  Kun-Hsien Lee ,  Meng-Yi Wu ,  Wen-Han Hung ,  Tzyy-Ming Cheng

发明人： Chia-Wen Liang ,  Cheng-Tung Huang ,  Shyh-Fann Ting ,  Chih-Chiang Wu ,  Shih-Chieh Hsu ,  Li-Shian Jeng ,  Kun-Hsien Lee ,  Meng-Yi Wu ,  Wen-Han Hung ,  Tzyy-Ming Cheng

IPC分类号： H01L21/8238

CPC分类号： H01L21/823864 ,  H01L21/823814 ,  H01L21/823828 ,  H01L29/165 ,  H01L29/66636 ,  H01L29/7833

摘要： A method for manufacturing CMOS transistors includes an etching back process alternatively performed after the gate structure formation, the lightly doped drain formation, source/drain implantation, or SEG process to etch a hard mask layer covering and protecting a first type gate structure, and to reduce thickness deviation between the hard masks covering the first type gate structure and a second type gate structure. Therefore the damage to spacers, STIs, and the profile of the gate structures due to the thickness deviation is prevented.

摘要翻译： 制造CMOS晶体管的方法包括在栅极结构形成，轻掺杂漏极形成，源极/漏极注入或SEG工艺之后交替执行的蚀刻反应工艺，以蚀刻覆盖并保护第一类型栅极结构的硬掩模层，以及 减少覆盖第一类型栅极结构的硬掩模和第二类型栅极结构之间的厚度偏差。 因此，防止了由于厚度偏差导致的间隔物，STI和栅极结构的轮廓的损坏。