公开(公告)号：US20100183961A1

公开(公告)日：2010-07-22

申请号：US12356405

申请日：2009-01-20

Applicant: Ming-Feng Shieh ,  Shinn-Sheng Yu ,  Anthony Yen ,  Shao-Ming Yu ,  Chang-Yun Chang ,  Jeff J. Xu ,  Clement Hsingjen Wann

Inventor： Ming-Feng Shieh ,  Shinn-Sheng Yu ,  Anthony Yen ,  Shao-Ming Yu ,  Chang-Yun Chang ,  Jeff J. Xu ,  Clement Hsingjen Wann

IPC: G03F7/20 ,  G06F17/50 ,  G03F1/00 ,  G03F7/40

CPC classification number: H01L27/0203 ,  G03F1/00 ,  G03F1/36 ,  H01L21/3086 ,  H01L21/823431 ,  H01L29/66795

Abstract: Provided is a method including layout design of an integrated circuit. A first pattern is provided. The first pattern includes an array of dummy line features and a plurality of spacer elements abutting the dummy line features. A second pattern is provided. The second pattern defines an active region of an integrated circuit device. An edge spacer element of the active region is determined. A dummy line feature of the array of dummy line features is biased (e.g., increased in width), the dummy line feature is adjacent an edge spacer element.

Abstract translation: 提供了一种包括集成电路的布局设计的方法。 提供了第一种模式。 第一图案包括虚线特征的阵列和与虚线特征相邻的多个间隔元件。 提供了第二种模式。 第二图案定义了集成电路器件的有源区。 确定有源区的边缘间隔元件。 假线特征阵列的虚线特征被偏置（例如，宽度增加），虚线特征与边缘间隔元件相邻。