公开(公告)号：US07958473B2

公开(公告)日：2011-06-07

申请号：US12117760

申请日：2008-05-09

申请人： Juergen Dirks ,  Udo Elsholz ,  Stephan Habel ,  Ansgar Bambynek

发明人： Juergen Dirks ,  Udo Elsholz ,  Stephan Habel ,  Ansgar Bambynek

IPC分类号： G06F17/50

CPC分类号： G06F17/5031

摘要： A method and a computer program for configuring an integrated circuit design for static timing analysis include receiving module data representative of a hierarchy of modules in an integrated circuit design. A configuration item is selected from a list of configuration items for at least one of the modules. The module data is configured for the module from the selected configuration item into a static timing analysis scenario for performing a static timing analysis of the configured module data.

摘要翻译： 用于配置用于静态时序分析的集成电路设计的方法和计算机程序包括在集成电路设计中接收表示模块层级的模块数据。 从至少一个模块的配置项列表中选择配置项。 模块数据被配置为模块从所选配置项到静态时序分析场景，用于执行配置的模块数据的静态时序分析。

公开(公告)号：US08327307B2

公开(公告)日：2012-12-04

申请号：US12953022

申请日：2010-11-23

申请人： Christian Krönke ,  Ansgar Bambynek ,  Jürgen Dirks

发明人： Christian Krönke ,  Ansgar Bambynek ,  Jürgen Dirks

IPC分类号： G06F17/50

CPC分类号： H04L7/02

摘要： A method and system for eliminating implementation timing with respect to a synchronization circuit. A standard library cell having a pair of clock input pins can be connected with at least two asynchronous clock domains of the synchronization circuit in order to measure a timing signal between the flip-flop latches crossing the asynchronous clock domain. A timing delay with respect to each bit pair of the asynchronous clock domain can be determined utilizing a static analysis approach during a layout phase in order to effectively synchronize the asynchronous clock domain. Each bit pair of the asynchronous clock domain can be checked via a static timing analysis tool in order to thereby improve functional accuracy of the synchronization circuit in a wide range of digital logic designs.

摘要翻译： 一种用于消除相对于同步电路的实现定时的方法和系统。 具有一对时钟输入引脚的标准库单元可以与同步电路的至少两个异步时钟域连接，以便测量穿过异步时钟域的触发器锁存器之间的定时信号。 可以在布局阶段利用静态分析方法来确定相对于异步时钟域的每个比特对的定时延迟，以便有效同步异步时钟域。 可以通过静态时序分析工具来检查异步时钟域的每个比特对，从而在广泛的数字逻辑设计中提高同步电路的功能精度。

公开(公告)号：US20120128110A1

公开(公告)日：2012-05-24

申请号：US12953022

申请日：2010-11-23

申请人： Christian Krönke ,  Ansgar Bambynek ,  Jürgen Dirks

发明人： Christian Krönke ,  Ansgar Bambynek ,  Jürgen Dirks

IPC分类号： H04L7/00

CPC分类号： H04L7/02

摘要： A method and system for eliminating implementation timing with respect to a synchronization circuit. A standard library cell having a pair of dock input pins can be connected with at least two asynchronous dock domains of the synchronization circuit in order to measure a timing signal between the flip-flop latches crossing the asynchronous clock domain. A timing delay with respect to each bit pair of the asynchronous dock domain can be determined utilizing a static analysis approach during a layout phase in order to effectively synchronize the asynchronous dock domain. Each bit pair of the asynchronous dock domain can be checked via a static timing analysis tool in order to thereby improve functional accuracy of the synchronization circuit in a wide range of digital logic designs.

摘要翻译： 一种用于消除相对于同步电路的实现定时的方法和系统。 具有一对基座输入引脚的标准库单元可以与同步电路的至少两个异步对接域连接，以便测量穿过异步时钟域的触发器锁存器之间的定时信号。 可以在布局阶段期间利用静态分析方法来确定相对于异步停靠域的每个位对的定时延迟，以便有效地同步异步停靠域。 可以通过静态时序分析工具来检查异步停靠域的每个比特对，从而在广泛的数字逻辑设计中提高同步电路的功能精度。

公开(公告)号：US20080216035A1

公开(公告)日：2008-09-04

申请号：US12117760

申请日：2008-05-09

申请人： Juergen Dirks ,  Udo Elsholz ,  Stephan Habel ,  Ansgar Bambynek

发明人： Juergen Dirks ,  Udo Elsholz ,  Stephan Habel ,  Ansgar Bambynek

IPC分类号： G06F17/50

CPC分类号： G06F17/5031

摘要： A method and a computer program for configuring an integrated circuit design for static timing analysis include receiving module data representative of a hierarchy of modules in an integrated circuit design. A configuration item is selected from a list of configuration items for at least one of the modules. The module data is configured for the module from the selected configuration item into a static timing analysis scenario for performing a static timing analysis of the configured module data.

摘要翻译： 用于配置用于静态时序分析的集成电路设计的方法和计算机程序包括在集成电路设计中接收表示模块层级的模块数据。 从至少一个模块的配置项列表中选择配置项。 模块数据被配置为模块从所选配置项到静态时序分析场景，用于执行配置的模块数据的静态时序分析。