公开(公告)号：US06174815B1

公开(公告)日：2001-01-16

申请号：US08957813

申请日：1997-10-27

Applicant: Fu-Liang Yang ,  Chau-Jen Kuo ,  Bin Liu

Inventor： Fu-Liang Yang ,  Chau-Jen Kuo ,  Bin Liu

IPC: H01L21311

CPC classification number: H01L21/31055 ,  H01L21/316 ,  H01L21/31625 ,  H01L27/10852

Abstract: A method for planarizing DRAM cells comprising the steps of providing a silicon substrate having a field oxide layer, an oxide layer and a capacitor formed thereon, then forming a first dielectric layer over the substrate. Next, portions of the first dielectric layer is etched back to form a spacer layer, and then a second dielectric layer is formed over the spacer layer. Thereafter, an insulating layer is formed over the second dielectric layer. Finally, the insulating layer is fully etched back to form a third dielectric layer.

Abstract translation: 一种用于平坦化DRAM单元的方法，包括以下步骤：提供具有场氧化物层，氧化物层和形成在其上的电容器的硅衬底，然后在衬底上形成第一介电层。 接下来，将第一电介质层的部分进行回蚀以形成间隔层，然后在隔离层上形成第二电介质层。 此后，在第二电介质层上形成绝缘层。 最后，绝缘层被完全回蚀以形成第三电介质层。