公开(公告)号：US06606688B1

公开(公告)日：2003-08-12

申请号：US09642002

申请日：2000-08-21

申请人： Masaru Koyanagi ,  Disuke Yamane ,  Hideya Akashi ,  Yuji Tsushima ,  Tadayuki Sakakibara

发明人： Masaru Koyanagi ,  Disuke Yamane ,  Hideya Akashi ,  Yuji Tsushima ,  Tadayuki Sakakibara

IPC分类号： G06F1200

CPC分类号： G06F12/0862

摘要： A cache controller stores pre-set variables for pre-fetch block size and stride value. A cache controller receives an access request for the main memory from the processor, and generates a pre-fetch request based an the access request and the variables. The cache controller reads data from main memory based on the generated pre-fetch request and writes this data to the cache memory.

摘要翻译： 缓存控制器存储用于预取块大小和步幅值的预设变量。 缓存控制器从处理器接收对主存储器的访问请求，并且基于访问请求和变量生成预取请求。 高速缓存控制器基于生成的预取请求从主存储器读取数据，并将该数据写入缓存存储器。