公开(公告)号：US20080141198A1

公开(公告)日：2008-06-12

申请号：US11608248

申请日：2006-12-08

申请人： Hanping Chen ,  Chih-Yang Peng ,  Alvin Hsin-Hung Chen ,  Jia-Jio Huang ,  Jim Jyh-Herng Wang ,  Kun-Cheng Wu

发明人： Hanping Chen ,  Chih-Yang Peng ,  Alvin Hsin-Hung Chen ,  Jia-Jio Huang ,  Jim Jyh-Herng Wang ,  Kun-Cheng Wu

IPC分类号： G06F17/50

CPC分类号： G06F17/5036

摘要： A fast methodology and system to characterize setup/hold time for analog IPs are provided. Partial circuits of clock and data paths are simulated instead of the simulation of entire IPs. The partial circuits include all those paths of clock pin and data input pins before reaching first level DFF. This methodology includes multi-path searching of hierarchical SPICE netlist for the path of clock pin and data pins, so as to reduce the circuit subset, merge the paths of clock pin and the data pins, and characterize the setup/hold time for the analog IP. The paths of data pins and clock pin before DFF are used for setup/hold time characterization.

摘要翻译： 提供了一种用于表征模拟IP的设置/保持时间的快速方法和系统。 模拟时钟和数据路径的部分电路，而不是整个IP的仿真。 部分电路包括达到第一级DFF之前的时钟引脚和数据输入引脚的所有路径。 该方法包括多路径搜索时钟引脚和数据引脚路径的分层SPICE网表，以减少电路子集，合并时钟引脚和数据引脚的路径，并表征模拟的建立/保持时间 IP。 DFF之前的数据引脚和时钟引脚的路径用于建立/保持时间表征。

公开(公告)号：US07596772B2

公开(公告)日：2009-09-29

申请号：US11608248

申请日：2006-12-08

申请人： Hanping Chen ,  Chih-Yang Peng ,  Alvin Hsin-Hung Chen ,  Jia-Jio Huang ,  Jim Jyh-Herng Wang ,  Kun-Cheng Wu

发明人： Hanping Chen ,  Chih-Yang Peng ,  Alvin Hsin-Hung Chen ,  Jia-Jio Huang ,  Jim Jyh-Herng Wang ,  Kun-Cheng Wu

IPC分类号： G06F17/50 ,  G06F9/45

CPC分类号： G06F17/5036

摘要： A fast methodology and system to characterize setup/hold time for analog IPs are provided. Partial circuits of clock and data paths are simulated instead of the simulation of entire IPs. The partial circuits include all those paths of clock pin and data input pins before reaching first level DFF. This methodology includes multi-path searching of hierarchical SPICE netlist for the path of clock pin and data pins, so as to reduce the circuit subset, merge the paths of clock pin and the data pins, and characterize the setup/hold time for the analog IP. The paths of data pins and clock pin before DFF are used for setup/hold time characterization.

摘要翻译： 提供了一种用于表征模拟IP的设置/保持时间的快速方法和系统。 模拟时钟和数据路径的部分电路，而不是整个IP的仿真。 部分电路包括达到第一级DFF之前的时钟引脚和数据输入引脚的所有路径。 该方法包括多路径搜索时钟引脚和数据引脚路径的分层SPICE网表，以减少电路子集，合并时钟引脚和数据引脚的路径，并表征模拟的建立/保持时间 IP。 DFF之前的数据引脚和时钟引脚的路径用于建立/保持时间表征。