公开(公告)号：US20080141198A1

公开(公告)日：2008-06-12

申请号：US11608248

申请日：2006-12-08

申请人： Hanping Chen ,  Chih-Yang Peng ,  Alvin Hsin-Hung Chen ,  Jia-Jio Huang ,  Jim Jyh-Herng Wang ,  Kun-Cheng Wu

发明人： Hanping Chen ,  Chih-Yang Peng ,  Alvin Hsin-Hung Chen ,  Jia-Jio Huang ,  Jim Jyh-Herng Wang ,  Kun-Cheng Wu

IPC分类号： G06F17/50

CPC分类号： G06F17/5036

摘要： A fast methodology and system to characterize setup/hold time for analog IPs are provided. Partial circuits of clock and data paths are simulated instead of the simulation of entire IPs. The partial circuits include all those paths of clock pin and data input pins before reaching first level DFF. This methodology includes multi-path searching of hierarchical SPICE netlist for the path of clock pin and data pins, so as to reduce the circuit subset, merge the paths of clock pin and the data pins, and characterize the setup/hold time for the analog IP. The paths of data pins and clock pin before DFF are used for setup/hold time characterization.

摘要翻译： 提供了一种用于表征模拟IP的设置/保持时间的快速方法和系统。 模拟时钟和数据路径的部分电路，而不是整个IP的仿真。 部分电路包括达到第一级DFF之前的时钟引脚和数据输入引脚的所有路径。 该方法包括多路径搜索时钟引脚和数据引脚路径的分层SPICE网表，以减少电路子集，合并时钟引脚和数据引脚的路径，并表征模拟的建立/保持时间 IP。 DFF之前的数据引脚和时钟引脚的路径用于建立/保持时间表征。

公开(公告)号：US07596772B2

公开(公告)日：2009-09-29

申请号：US11608248

申请日：2006-12-08

申请人： Hanping Chen ,  Chih-Yang Peng ,  Alvin Hsin-Hung Chen ,  Jia-Jio Huang ,  Jim Jyh-Herng Wang ,  Kun-Cheng Wu

发明人： Hanping Chen ,  Chih-Yang Peng ,  Alvin Hsin-Hung Chen ,  Jia-Jio Huang ,  Jim Jyh-Herng Wang ,  Kun-Cheng Wu

IPC分类号： G06F17/50 ,  G06F9/45

CPC分类号： G06F17/5036

摘要： A fast methodology and system to characterize setup/hold time for analog IPs are provided. Partial circuits of clock and data paths are simulated instead of the simulation of entire IPs. The partial circuits include all those paths of clock pin and data input pins before reaching first level DFF. This methodology includes multi-path searching of hierarchical SPICE netlist for the path of clock pin and data pins, so as to reduce the circuit subset, merge the paths of clock pin and the data pins, and characterize the setup/hold time for the analog IP. The paths of data pins and clock pin before DFF are used for setup/hold time characterization.

摘要翻译： 提供了一种用于表征模拟IP的设置/保持时间的快速方法和系统。 模拟时钟和数据路径的部分电路，而不是整个IP的仿真。 部分电路包括达到第一级DFF之前的时钟引脚和数据输入引脚的所有路径。 该方法包括多路径搜索时钟引脚和数据引脚路径的分层SPICE网表，以减少电路子集，合并时钟引脚和数据引脚的路径，并表征模拟的建立/保持时间 IP。 DFF之前的数据引脚和时钟引脚的路径用于建立/保持时间表征。

公开(公告)号：US20070214438A1

公开(公告)日：2007-09-13

申请号：US11308154

申请日：2006-03-09

申请人： Peter H. Chen Hanping Chen ,  Jyh-Herng Wang ,  Chih-Yang Peng ,  Han-Chi Liu ,  Hsin-Hung Chen ,  Kun-Cheng Wu

发明人： Peter H. Chen Hanping Chen ,  Jyh-Herng Wang ,  Chih-Yang Peng ,  Han-Chi Liu ,  Hsin-Hung Chen ,  Kun-Cheng Wu

IPC分类号： G06F17/50

CPC分类号： G06F17/5036

摘要： A method for static power characterization of an analog integrated circuit includes detecting whether each of a plurality of input pins is electrically connected to a specific circuit; selecting a plurality of test benches of the static power characterization according to a number of the input pins electrically connected to the specific circuit; and processing the plurality of selected test benches of the static power characterization.

摘要翻译： 一种用于模拟集成电路的静态功率表征的方法包括检测多个输入引脚中的每一个是否电连接到特定电路; 根据电连接到特定电路的输入引脚的数量来选择静态功率表征的多个测试台; 以及处理静态功率表征的多个选定测试台。

公开(公告)号：US20070033547A1

公开(公告)日：2007-02-08

申请号：US11197820

申请日：2005-08-05

申请人： Peter Chen ,  Han-Chi Liu ,  Chih-Yang Peng ,  Jyh-Herng Wang ,  Chia-Nan Hong

发明人： Peter Chen ,  Han-Chi Liu ,  Chih-Yang Peng ,  Jyh-Herng Wang ,  Chia-Nan Hong

IPC分类号： G06F17/50

CPC分类号： G06F17/5036

摘要： A methodology for characterization of an IP (Intellectual Property) component is provided. Digital pins are recognized by skipping analog pins and special IO pins. First two layers of the IP component are classified in response to connection of the input pins. Partial circuits of the IP component are extracted for simulation. Three corners of IP library are generated. Therefore, input capacitance of the IP component is simulated.

摘要翻译： 提供了一个用于表征知识产权（知识产权）组件的方法。 通过跳过模拟引脚和特殊IO引脚可识别数字引脚。 响应于输入引脚的连接，将IP组件的前两层分类。 提取IP组件的部分电路进行仿真。 生成IP库的三个角落。 因此，模拟IP组件的输入电容。

公开(公告)号：US07516427B2

公开(公告)日：2009-04-07

申请号：US11197820

申请日：2005-08-05

申请人： Peter H. Chen ,  Han-Chi Liu ,  Chih-Yang Peng ,  Jyh-Herng Wang ,  Chia-Nan Hong

发明人： Peter H. Chen ,  Han-Chi Liu ,  Chih-Yang Peng ,  Jyh-Herng Wang ,  Chia-Nan Hong

IPC分类号： G06F17/50

CPC分类号： G06F17/5036

摘要： A methodology for characterization of an IP (Intellectual Property) component is provided. Digital pins are recognized by skipping analog pins and special IO pins. First two layers of the IP component are classified in response to connection of the input pins. Partial circuits of the IP component are extracted for simulation. Three corners of IP library are generated. Therefore, input capacitance of the IP component is simulated.

摘要翻译： 提供了一个用于表征知识产权（知识产权）组件的方法。 通过跳过模拟引脚和特殊IO引脚可识别数字引脚。 响应于输入引脚的连接，IP组件的前两层被分类。 提取IP组件的部分电路进行仿真。 生成IP库的三个角落。 因此，模拟IP组件的输入电容。