公开(公告)号：US08736757B2

公开(公告)日：2014-05-27

申请号：US13524353

申请日：2012-06-15

申请人： Sanjay Garg ,  Bipasha Ghosh ,  Nikhil Balram ,  Kaip Sridhar ,  Shilpi Sahu ,  Richard Taylor ,  Gwyn Edwards ,  Loren Tomasi ,  Vipin Namboodiri

发明人： Sanjay Garg ,  Bipasha Ghosh ,  Nikhil Balram ,  Kaip Sridhar ,  Shilpi Sahu ,  Richard Taylor ,  Gwyn Edwards ,  Loren Tomasi ,  Vipin Namboodiri

IPC分类号： H04N7/01

CPC分类号： H04N5/45 ,  G09G2340/125 ,  H04N21/4263 ,  H04N21/42638 ,  H04N21/4305 ,  H04N21/4316 ,  H04N21/4347 ,  H04N21/440263 ,  H04N21/440281 ,  H04N21/4435

摘要： A scaler positioning module may receive a video signal selected from among a plurality of video signals. The scaler positioning module may include scaler slots for arranging the signal path of the selected video signal through at least one scaler in the scaler positioning module. The scaler slots may enable the scaler positioning module to operate in three modes. The three modes may enable the scaler positioning module to output scaled data without memory operations, scale prior to a memory write, and scale after a memory read. A blank time optimizer (BTO) may receive data from the scaler positioning module at a first clock rate and distributed memory accesses based on a bandwidth requirement determination. The BTO may access memory at a second clock rate. The second clock rate may be slower than the first which may reduce memory bandwidth and enable another video signal to access memory faster.

摘要翻译： 缩放器定位模块可以接收从多个视频信号中选择的视频信号。 缩放器定位模块可以包括缩放器时隙，用于通过缩放器定位模块中的至少一个缩放器布置所选择的视频信号的信号路径。 缩放器插槽可以使缩放器定位模块能够以三种模式操作。 这三种模式可以使缩放器定位模块能够在没有存储器操作，在存储器写入之前进行缩放以及在存储器读取之后进行缩放来输出缩放的数据。 空白时间优化器（BTO）可以以第一时钟速率从缩放器定位模块接收数据，并且基于带宽需求确定来分配存储器访问。 BTO可以以第二个时钟速率访问内存。 第二时钟速率可能比第一时钟速率慢，这可能会降低存储器带宽并使得另一个视频信号更快地访问存储器。

公开(公告)号：US20080055466A1

公开(公告)日：2008-03-06

申请号：US11736561

申请日：2007-04-17

申请人： Sanjay Garg ,  Bipasha Ghosh ,  Nikhil Balram ,  Kaip Sridhar ,  Shilpi Sahu ,  Richard Taylor ,  Gwyn Edwards ,  Loren Tomasi ,  Vipin Namboodiri

发明人： Sanjay Garg ,  Bipasha Ghosh ,  Nikhil Balram ,  Kaip Sridhar ,  Shilpi Sahu ,  Richard Taylor ,  Gwyn Edwards ,  Loren Tomasi ,  Vipin Namboodiri

IPC分类号： H04N11/20

CPC分类号： H04N5/21 ,  H04N7/012

摘要： A shared memory video processor including signal processing circuitry. The signal processing circuitry may enable a noise reducer and a de-interlacer to share access to field buffers in a memory device to store various field lines. Some of the stored field lines may also be shared within the signal processing circuitry. The sharing of some stored field lines reduces overall memory bandwidth and capacity requirements. The signal processing circuitry may be capable of performing multiple field line processing. A set of field line buffers may be provided to store field lines for multiple field segments and may provide the data to the corresponding inputs of the signal processing circuitry. To further reduce storage, some of the field line buffers may also be shared among the signal processing circuitry.

摘要翻译： 包括信号处理电路的共享存储器视频处理器。 信号处理电路可以使得降噪器和去隔行器能够共享对存储器装置中的场缓冲器的访问以存储各种场线。 一些存储的场线也可以在信号处理电路内共享。 一些存储的现场线的共享降低了总体内存带宽和容量要求。 信号处理电路可以执行多个场线处理。 可以提供一组场线缓冲器来存储多个场段的场线，并且可以将数据提供给信号处理电路的相应输入。 为了进一步减少存储，一些场线缓冲器也可以在信号处理电路之间共享。

公开(公告)号：US08804040B2

公开(公告)日：2014-08-12

申请号：US13570985

申请日：2012-08-09

申请人： Sanjay Garg ,  Bipasha Ghosh ,  Nikhil Balram ,  Kaip Sridhar ,  Shilpi Sahu ,  Richard Taylor ,  Gwyn Edwards ,  Loren Tomasi ,  Vipin Namboodiri

发明人： Sanjay Garg ,  Bipasha Ghosh ,  Nikhil Balram ,  Kaip Sridhar ,  Shilpi Sahu ,  Richard Taylor ,  Gwyn Edwards ,  Loren Tomasi ,  Vipin Namboodiri

IPC分类号： H04N5/45

CPC分类号： H04N5/45 ,  H04N5/455 ,  H04N21/42638 ,  H04N21/4305 ,  H04N21/4316 ,  H04N21/4347 ,  H04N21/440263 ,  H04N21/440281 ,  H04N21/4435

摘要： The invention includes a system and the associated method for decoding multiple video signals. The video signals may be component video, composite video or s-video signals each having multiple portions using a multimode video decoder. A selection stage may combine the multiple video signals and select some of their video signal portions for processing. The selection stage may time-multiplex some of the video signal portions. An analog to digital conversion stage may be shared by the time-multiplexing of the video signals. A decoder stage may decode the various signal portions and provide decoded output video signals. These feature may reduce the overall cost of the system. Various clock signals may be used to operate various stages of a multimode video decoder. Some of the clock signals may run at different frequencies and others may operate at a different phase.

摘要翻译： 本发明包括用于解码多个视频信号的系统和相关联的方法。 视频信号可以是分量视频，复合视频或S视频信号，每个信号具有使用多模视频解码器的多个部分。 选择阶段可以组合多个视频信号并选择它们的一些视频信号部分进行处理。 选择级可以对一些视频信号部分进行时间复用。 模数转换级可以由视频信号的时间复用共享。 解码器级可以对各种信号部分进行解码并提供经解码的输出视频信号。 这些功能可能会降低系统的整体成本。 可以使用各种时钟信号来操作多模视频解码器的各个级。 一些时钟信号可以以不同的频率运行，而另一些可以在不同的相位运行。

公开(公告)号：US20130010197A1

公开(公告)日：2013-01-10

申请号：US13619196

申请日：2012-09-14

申请人： Sanjay Garg ,  Bipasha Ghosh ,  Nikhil Balram ,  Kaip Sridhar ,  Shilpi Sahu ,  Richard Taylor ,  Gwyn Edwards ,  Loren Tomasi ,  Vipin Namboodiri

发明人： Sanjay Garg ,  Bipasha Ghosh ,  Nikhil Balram ,  Kaip Sridhar ,  Shilpi Sahu ,  Richard Taylor ,  Gwyn Edwards ,  Loren Tomasi ,  Vipin Namboodiri

IPC分类号： H04N5/00

CPC分类号： H04N5/21 ,  H04N7/012

摘要： A shared memory video processor including signal processing circuitry. The signal processing circuitry may enable a noise reducer and a de-interlacer to share access to field buffers in a memory device to store various field lines. Some of the stored field lines may also be shared within the signal processing circuitry. The sharing of some stored field lines reduces overall memory bandwidth and capacity requirements. The signal processing circuitry may be capable of performing multiple field line processing. A set of field line buffers may be provided to store field lines for multiple field segments and may provide the data to the corresponding inputs of the signal processing circuitry. To further reduce storage, some of the field line buffers may also be shared among the signal processing circuitry.

摘要翻译： 包括信号处理电路的共享存储器视频处理器。 信号处理电路可以使得降噪器和去隔行器能够共享对存储器装置中的场缓冲器的访问以存储各种场线。 一些存储的场线也可以在信号处理电路内共享。 一些存储的现场线的共享降低了总体内存带宽和容量要求。 信号处理电路可以执行多个场线处理。 可以提供一组场线缓冲器来存储多个场段的场线，并且可以将数据提供给信号处理电路的相应输入。 为了进一步减少存储，一些场线缓冲器也可以在信号处理电路之间共享。

公开(公告)号：US20120300857A1

公开(公告)日：2012-11-29

申请号：US13570985

申请日：2012-08-09

申请人： Sanjay Garg ,  Bipasha Ghosh ,  Nikhil Balram ,  Kaip Sridhar ,  Shilpi Sahu ,  Richard Taylor ,  Gwyn Edwards ,  Loren Tomasi ,  Vipin Namboodiri

发明人： Sanjay Garg ,  Bipasha Ghosh ,  Nikhil Balram ,  Kaip Sridhar ,  Shilpi Sahu ,  Richard Taylor ,  Gwyn Edwards ,  Loren Tomasi ,  Vipin Namboodiri

IPC分类号： H04N7/26

CPC分类号： H04N5/45 ,  H04N5/455 ,  H04N21/42638 ,  H04N21/4305 ,  H04N21/4316 ,  H04N21/4347 ,  H04N21/440263 ,  H04N21/440281 ,  H04N21/4435

摘要： The invention includes a system and the associated method for decoding multiple video signals. The video signals may be component video, composite video or s-video signals each having multiple portions using a multimode video decoder. A selection stage may combine the multiple video signals and select some of their video signal portions for processing. The selection stage may time-multiplex some of the video signal portions. An analog to digital conversion stage may be shared by the time-multiplexing of the video signals. A decoder stage may decode the various signal portions and provide decoded output video signals. These feature may reduce the overall cost of the system. Various clock signals may be used to operate various stages of a multimode video decoder. Some of the clock signals may run at different frequencies and others may operate at a different phase.

摘要翻译： 本发明包括用于解码多个视频信号的系统和相关联的方法。 视频信号可以是分量视频，复合视频或S视频信号，每个信号具有使用多模视频解码器的多个部分。 选择阶段可以组合多个视频信号并选择它们的一些视频信号部分进行处理。 选择级可以对一些视频信号部分进行时间复用。 模数转换级可以由视频信号的时间复用共享。 解码器级可以对各种信号部分进行解码并提供经解码的输出视频信号。 这些功能可能会降低系统的整体成本。 可以使用各种时钟信号来操作多模视频解码器的各个级。 一些时钟信号可以以不同的频率运行，而另一些可以在不同的相位运行。

公开(公告)号：US20120300125A1

公开(公告)日：2012-11-29

申请号：US13524353

申请日：2012-06-15

申请人： Sanjay Garg ,  Bipasha Ghosh ,  Nikhil Balram ,  Kaip Sridhar ,  Shilpi Sahu ,  Richard Taylor ,  Gwyn Edwards ,  Loren Tomasi ,  Vipin Namboodiri

发明人： Sanjay Garg ,  Bipasha Ghosh ,  Nikhil Balram ,  Kaip Sridhar ,  Shilpi Sahu ,  Richard Taylor ,  Gwyn Edwards ,  Loren Tomasi ,  Vipin Namboodiri

IPC分类号： H04N7/01

CPC分类号： H04N5/45 ,  G09G2340/125 ,  H04N21/4263 ,  H04N21/42638 ,  H04N21/4305 ,  H04N21/4316 ,  H04N21/4347 ,  H04N21/440263 ,  H04N21/440281 ,  H04N21/4435

摘要： A scaler positioning module may receive a video signal selected from among a plurality of video signals. The scaler positioning module may include scaler slots for arranging the signal path of the selected video signal through at least one scaler in the scaler positioning module. The scaler slots may enable the scaler positioning module to operate in three modes. The three modes may enable the scaler positioning module to output scaled data without memory operations, scale prior to a memory write, and scale after a memory read. A blank time optimizer (BTO) may receive data from the scaler positioning module at a first clock rate and distributed memory accesses based on a bandwidth requirement determination. The BTO may access memory at a second clock rate. The second clock rate may be slower than the first which may reduce memory bandwidth and enable another video signal to access memory faster.

摘要翻译： 缩放器定位模块可以接收从多个视频信号中选择的视频信号。 缩放器定位模块可以包括缩放器时隙，用于通过缩放器定位模块中的至少一个缩放器布置所选择的视频信号的信号路径。 缩放器插槽可以使缩放器定位模块能够以三种模式操作。 这三种模式可以使缩放器定位模块能够在没有存储器操作，在存储器写入之前进行缩放以及在存储器读取之后进行缩放来输出缩放的数据。 空白时间优化器（BTO）可以以第一时钟速率从缩放器定位模块接收数据，并且基于带宽需求确定来分布式存储器访问。 BTO可以以第二个时钟速率访问内存。 第二时钟速率可能比第一时钟速率慢，这可能会降低存储器带宽并使得另一个视频信号更快地访问存储器。

公开(公告)号：US08754991B2

公开(公告)日：2014-06-17

申请号：US13619196

申请日：2012-09-14

申请人： Sanjay Garg ,  Bipasha Ghosh ,  Nikhil Balram ,  Kaip Sridhar ,  Shilpi Sahu ,  Richard Taylor ,  Gwyn Edwards ,  Loren Tomasi ,  Vipin Namboodiri

发明人： Sanjay Garg ,  Bipasha Ghosh ,  Nikhil Balram ,  Kaip Sridhar ,  Shilpi Sahu ,  Richard Taylor ,  Gwyn Edwards ,  Loren Tomasi ,  Vipin Namboodiri

IPC分类号： H04N9/64

CPC分类号： H04N5/21 ,  H04N7/012

摘要： A shared memory video processor including signal processing circuitry. The signal processing circuitry may enable a noise reducer and a de-interlacer to share access to field buffers in a memory device to store various field lines. Some of the stored field lines may also be shared within the signal processing circuitry. The sharing of some stored field lines reduces overall memory bandwidth and capacity requirements. The signal processing circuitry may be capable of performing multiple field line processing. A set of field line buffers may be provided to store field lines for multiple field segments and may provide the data to the corresponding inputs of the signal processing circuitry. To further reduce storage, some of the field line buffers may also be shared among the signal processing circuitry.

摘要翻译： 包括信号处理电路的共享存储器视频处理器。 信号处理电路可以使得降噪器和去隔行器能够共享对存储器装置中的场缓冲器的访问以存储各种场线。 一些存储的场线也可以在信号处理电路内共享。 一些存储的现场线的共享降低了总体内存带宽和容量要求。 信号处理电路可以执行多个场线处理。 可以提供一组场线缓冲器来存储多个场段的场线，并且可以将该数据提供给信号处理电路的相应输入。 为了进一步减少存储，一些场线缓冲器也可以在信号处理电路之间共享。

公开(公告)号：US20080055470A1

公开(公告)日：2008-03-06

申请号：US11736542

申请日：2007-04-17

申请人： Sanjay Garg ,  Bipasha Ghosh ,  Nikhil Balram ,  Kaip Sridhar ,  Shilpi Sahu ,  Richard Taylor ,  Gwyn Edwards ,  Loren Tomasi ,  Vipin Namboodiri

发明人： Sanjay Garg ,  Bipasha Ghosh ,  Nikhil Balram ,  Kaip Sridhar ,  Shilpi Sahu ,  Richard Taylor ,  Gwyn Edwards ,  Loren Tomasi ,  Vipin Namboodiri

IPC分类号： H04N5/445

CPC分类号： H04N5/45 ,  H04N5/455 ,  H04N21/42638 ,  H04N21/4305 ,  H04N21/4316 ,  H04N21/4347 ,  H04N21/440263 ,  H04N21/440281 ,  H04N21/4435

摘要： The invention includes a system and the associated method for decoding multiple video signals. The video signals may be component video, composite video or s-video signals each having multiple portions using a multimode video decoder. A selection stage may combine the multiple video signals and select some of their video signal portions for processing. The selection stage may time-multiplex some of the video signal portions. An analog to digital conversion stage may be shared by the time-multiplexing of the video signals. A decoder stage may decode the various signal portions and provide decoded output video signals. These feature may reduce the overall cost of the system. Various clock signals may be used to operate various stages of a multimode video decoder. Some of the clock signals may run at different frequencies and others may operate at a different phase.

摘要翻译： 本发明包括用于解码多个视频信号的系统和相关联的方法。 视频信号可以是分量视频，复合视频或S视频信号，每个信号具有使用多模视频解码器的多个部分。 选择阶段可以组合多个视频信号并选择它们的一些视频信号部分进行处理。 选择级可以对一些视频信号部分进行时间复用。 模数转换级可以由视频信号的时间复用共享。 解码器级可以对各种信号部分进行解码并提供经解码的输出视频信号。 这些功能可能会降低系统的整体成本。 可以使用各种时钟信号来操作多模视频解码器的各个级。 一些时钟信号可以以不同的频率运行，而另一些可以在不同的相位运行。

公开(公告)号：US20080055462A1

公开(公告)日：2008-03-06

申请号：US11736564

申请日：2007-04-17

申请人： Sanjay Garg ,  Bipasha Ghosh ,  Nikhil Balram ,  Kaip Sridhar ,  Shilpi Sahu ,  Richard Taylor ,  Gwyn Edwards ,  Loren Tomasi ,  Vipin Namboodiri

发明人： Sanjay Garg ,  Bipasha Ghosh ,  Nikhil Balram ,  Kaip Sridhar ,  Shilpi Sahu ,  Richard Taylor ,  Gwyn Edwards ,  Loren Tomasi ,  Vipin Namboodiri

IPC分类号： H04N11/02 ,  H04N7/01

CPC分类号： H04N5/45 ,  G09G2340/125 ,  H04N21/4263 ,  H04N21/42638 ,  H04N21/4305 ,  H04N21/4316 ,  H04N21/4347 ,  H04N21/440263 ,  H04N21/440281 ,  H04N21/4435

摘要： A scaler positioning module may receive a video signal selected from among a plurality of video signals. The scaler positioning module may include scaler slots for arranging the signal path of the selected video signal through at least one scaler in the scaler positioning module. The scaler slots may enable the scaler positioning module to operate in three modes. The three modes may enable the scaler positioning module to output scaled data without memory operations, scale prior to a memory write, and scale after a memory read. A blank time optimizer (BTO) may receive data from the scaler positioning module at a first clock rate and distributed memory accesses based on a bandwidth requirement determination. The BTO may access memory at a second clock rate. The second clock rate may be slower than the first which may reduce memory bandwidth and enable another video signal to access memory faster.

摘要翻译： 缩放器定位模块可以接收从多个视频信号中选择的视频信号。 缩放器定位模块可以包括缩放器时隙，用于通过缩放器定位模块中的至少一个缩放器布置所选择的视频信号的信号路径。 缩放器插槽可以使缩放器定位模块能够以三种模式操作。 这三种模式可以使缩放器定位模块能够在没有存储器操作，在存储器写入之前进行缩放以及在存储器读取之后进行缩放来输出缩放的数据。 空白时间优化器（BTO）可以以第一时钟速率从缩放器定位模块接收数据，并且基于带宽需求确定来分配存储器访问。 BTO可以以第二个时钟速率访问内存。 第二时钟速率可能比第一时钟速率慢，这可能会降低存储器带宽并使得另一个视频信号更快地访问存储器。

公开(公告)号：US08284322B2

公开(公告)日：2012-10-09

申请号：US11736561

申请日：2007-04-17

申请人： Sanjay Garg ,  Bipasha Ghosh ,  Nikhil Balram ,  Kaip Sridhar ,  Shilpi Sahu ,  Richard Taylor ,  Gwyn Edwards ,  Loren Tomasi ,  Vipin Namboodiri

发明人： Sanjay Garg ,  Bipasha Ghosh ,  Nikhil Balram ,  Kaip Sridhar ,  Shilpi Sahu ,  Richard Taylor ,  Gwyn Edwards ,  Loren Tomasi ,  Vipin Namboodiri

IPC分类号： H04N7/01

CPC分类号： H04N5/21 ,  H04N7/012

摘要： A shared memory video processor including signal processing circuitry. The signal processing circuitry may enable a noise reducer and a de-interlacer to share access to field buffers in a memory device to store various field lines. Some of the stored field lines may also be shared within the signal processing circuitry. The sharing of some stored field lines reduces overall memory bandwidth and capacity requirements. The signal processing circuitry may be capable of performing multiple field line processing. A set of field line buffers may be provided to store field lines for multiple field segments and may provide the data to the corresponding inputs of the signal processing circuitry. To further reduce storage, some of the field line buffers may also be shared among the signal processing circuitry.

摘要翻译： 包括信号处理电路的共享存储器视频处理器。 信号处理电路可以使得降噪器和去隔行器能够共享对存储器装置中的场缓冲器的访问以存储各种场线。 一些存储的场线也可以在信号处理电路内共享。 一些存储的现场线的共享降低了总体内存带宽和容量要求。 信号处理电路可以执行多个场线处理。 可以提供一组场线缓冲器来存储多个场段的场线，并且可以将该数据提供给信号处理电路的相应输入。 为了进一步减少存储，一些场线缓冲器也可以在信号处理电路之间共享。