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    Multiprocessor node controller circuit and method
    1.
    发明申请
    Multiprocessor node controller circuit and method 有权
    多处理器节点控制电路及方法

    公开(公告)号：US20050053057A1

    公开(公告)日：2005-03-10

    申请号：US10868181

    申请日：2004-06-15

    申请人： Martin Deneroff ,  Givargis Kaldani ,  Yuval Koren ,  David McCracken ,  Swaminathan Venkataraman

    发明人： Martin Deneroff ,  Givargis Kaldani ,  Yuval Koren ,  David McCracken ,  Swaminathan Venkataraman

    IPC分类号： G06F12/08 ,  G06F12/06 ,  G06F13/36 ,  G06F15/173 ,  G06F15/177 ,  G06F15/80 ,  H04Q11/00

    CPC分类号： G06F15/17381 ,  G06F15/17343

    摘要： Improved method and apparatus for parallel processing. One embodiment provides a multiprocessor computer system that includes a first and second node controller, a number of processors being connected to each node controller, a memory connected to each controller, a first input/output system connected to the first node controller, and a communications network connected between the node controllers. The first node controller includes: a crossbar unit to which are connected a memory port, an input/output port, a network port, and a plurality of independent processor ports. A first and a second processor port connected between the crossbar unit and a first subset and a second subset, respectively, of the processors. In some embodiments of the system, the first node controller is fabricated onto a single integrated-circuit chip. Optionally, the memory is packaged on plugable memory/directory cards wherein each card includes a plurality of memory chips including a first subset dedicated to holding memory data and a second subset dedicated to holding directory data. Further, the memory port includes a memory data port including a memory data bus and a memory address bus coupled to the first subset of memory chips, and a directory data port including a directory data bus and a directory address bus coupled to the second subset of memory chips. In some such embodiments, the ratio of (memory data space) to (directory data space) on each card is set to a value that is based on a size of the multiprocessor computer system.

    摘要翻译： 改进的并行处理方法和装置。 一个实施例提供了一种多处理器计算机系统，其包括第一和第二节点控制器，连接到每个节点控制器的多个处理器，连接到每个控制器的存储器，连接到第一节点控制器的第一输入/输出系统，以及通信 网络连接在节点控制器之间。 第一节点控制器包括：连接有存储器端口，输入/输出端口，网络端口和多个独立处理器端口的交叉单元。 第一和第二处理器端口分别连接在交叉开关单元与处理器的第一子集和第二子集之间。 在系统的一些实施例中，第一节点控制器被制造在单个集成电路芯片上。 可选地，存储器被封装在可插拔存储器/目录卡上，其中每个卡包括多个存储器芯片，其包括专用于保存存储器数据的第一子集和专用于保存目录数据的第二子集。 此外，存储器端口包括存储器数据端口，该存储器数据端口包括存储器数据总线和耦合到存储器芯片的第一子集的存储器地址总线，以及目录数据端口，其包括目录数据总线和耦合到第二子集的目录地址总线 内存芯片 在一些这样的实施例中，将每个卡上的（存储器数据空间）与（目录数据空间）的比率设置为基于多处理器计算机系统的大小的值。

    Approaches and architectures for computation of particle interactions
    4.
    发明申请
    Approaches and architectures for computation of particle interactions 有权
    计算粒子相互作用的方法和体系结构

    公开(公告)号：US20080243452A1

    公开(公告)日：2008-10-02

    申请号：US11975694

    申请日：2007-10-19

    申请人： Kevin J. Bowers ,  Ron Dror ,  David Shaw ,  Martin Deneroff

    发明人： Kevin J. Bowers ,  Ron Dror ,  David Shaw ,  Martin Deneroff

    IPC分类号： G06F17/10 ,  G06N5/02

    CPC分类号： G06F9/30 ,  G06F15/76 ,  G06F19/16 ,  G06F19/701

    摘要： A generalized approach to particle interaction can confer advantages over previously described method in terms of one or more of communications bandwidth and latency and memory access characteristics. These generalizations can involve one or more of at least spatial decomposition, import region rounding, and multiple zone communication scheduling. An architecture for computation of particle interactions makes use various forms of parallelism. In one implementation, the parallelism involves using multiple computation nodes arranged according to a geometric partitioning of a simulation volume.

    摘要翻译： 在通信带宽和延迟和存储器访问特性中的一个或多个方面，通用的粒子交互方法可以赋予先前描述的方法的优点。 这些概括可以涉及至少空间分解，导入区域舍入和多区域通信调度中的一个或多个。 用于计算粒子相互作用的架构使用各种形式的并行性。 在一个实现中，并行性涉及使用根据模拟体积的几何划分排列的多个计算节点。