公开(公告)号：US20110147851A1

公开(公告)日：2011-06-23

申请号：US12641497

申请日：2009-12-18

申请人： Christopher D. Thomas ,  Joseph M. Steigerwald ,  Timothy E. Glassman ,  Kyoung H. Kim ,  Dan S. Lavric ,  Michael Ollinger ,  M. N. Perez-Paz

发明人： Christopher D. Thomas ,  Joseph M. Steigerwald ,  Timothy E. Glassman ,  Kyoung H. Kim ,  Dan S. Lavric ,  Michael Ollinger ,  M. N. Perez-Paz

IPC分类号： H01L27/092 ,  H01L21/8238

CPC分类号： H01L21/823821 ,  H01L21/28088 ,  H01L21/823828 ,  H01L21/823842 ,  H01L29/4966

摘要： A semiconductor device comprises a substrate, a channel region, and a gate formed in association with the channel region. In one exemplary embodiment, the gate comprises a first material that is formed void free on an interior surface of a gate trench of the gate. A width of the gate trench comprises between about 8 nm and about 65 nm. The gate comprises a transition metal alloyed with carbon, aluminum or nitrogen, or combinations thereof, to form a carbide, a nitride, or a carbo-nitride, or combinations thereof, of the transition metal. In another exemplary embodiment, the gate further comprises a second material formed void free on an interior surface of the first material and comprises a transition metal alloyed with carbon, aluminum or nitrogen, or combinations thereof, to form a carbide, a nitride, or a carbo-nitride, or combinations thereof, of the transition metal.

摘要翻译： 半导体器件包括与沟道区域相关联地形成的衬底，沟道区域和栅极。 在一个示例性实施例中，栅极包括在栅极的栅极沟槽的内表面上无空隙形成的第一材料。 栅极沟槽的宽度包括约8nm至约65nm。 栅极包括与碳，铝或氮合金或其组合的过渡金属，以形成过渡金属的碳化物，氮化物或碳氮化物或其组合。 在另一个示例性实施例中，门还包括在第一材料的内表面上形成为空隙的第二材料，并且包括与碳，铝或氮或其组合合金化的过渡金属，以形成碳化物，氮化物或 氮化碳或其组合。

公开(公告)号：US20110147831A1

公开(公告)日：2011-06-23

申请号：US12646678

申请日：2009-12-23

申请人： Joseph M. Steigerwald ,  Jack Hwang ,  Chi-Hwa Tsang ,  Michael Ollinger ,  Mengcheng Lu

发明人： Joseph M. Steigerwald ,  Jack Hwang ,  Chi-Hwa Tsang ,  Michael Ollinger ,  Mengcheng Lu

IPC分类号： H01L29/78 ,  H01L21/28

CPC分类号： H01L21/823842 ,  H01L21/823431 ,  H01L21/82345 ,  H01L21/823821 ,  H01L29/66545 ,  H01L29/66795 ,  H01L29/785

摘要： An exemplary embodiment of a method for forming a gate for a planar-type or a finFET-type transistor comprises forming a gate trench that includes an interior surface. A first work-function metal is formed on the interior surface of the gate trench, and a low-resistivity material is deposited on the first work-function metal using a chemical vapor deposition (CVD) technique, or an atomic layer deposition (ALD) technique, or combinations thereof. Another exemplary embodiment provides that a second work-function metal is formed on the first work-function metal, and then the low-resistivity material is deposited on the first work-function metal using a chemical vapor deposition (CVD) technique, or an atomic layer deposition (ALD) technique, or combinations thereof.

摘要翻译： 用于形成平面型或finFET型晶体管的栅极的方法的示例性实施例包括形成包括内表面的栅极沟槽。 第一工作功能金属形成在栅极沟槽的内表面上，并且使用化学气相沉积（CVD）技术或原子层沉积（ALD）沉积在第一功函数金属上的低电阻率材料， 技术或其组合。 另一示例性实施例提供了在第一工作功能金属上形成第二功函数金属，然后使用化学气相沉积（CVD）技术将低电阻率材料沉积在第一功函数金属上，或者使用原子 层沉积（ALD）技术或其组合。