公开(公告)号：US20100333048A1

公开(公告)日：2010-12-30

申请号：US12377664

申请日：2006-08-16

申请人： Kevin Dean Lucas ,  Robert Elliott Boone ,  Yves Rody

发明人： Kevin Dean Lucas ,  Robert Elliott Boone ,  Yves Rody

IPC分类号： G06F17/50

CPC分类号： G03F1/36

摘要： Method and apparatus for designing an integrated circuit by calculating an optimised reticle layout design from an IC layout design and a model describing an optical system for transferring the IC layout design onto a semiconductor wafer using a reticle, wherein the IC layout design comprises features defined by a plurality of boundaries. Approximating the plurality of boundaries to generate an approximated IC layout design suitable for the manufacture of the IC. Performing OPC simulation on at least a portion of the approximated IC layout design.

摘要翻译： 通过从IC布局设计计算优化的标线布局设计和描述用于使用掩模版将IC布局设计转移到半导体晶片的光学系统的模型来设计集成电路的方法和装置，其中IC布局设计包括由 多个边界。 近似多个边界以产生适于制造IC的近似IC布局设计。 在近似IC布局设计的至少一部分上执行OPC模拟。

公开(公告)号：US20090240364A1

公开(公告)日：2009-09-24

申请号：US12374170

申请日：2006-07-19

申请人： Kevin Dean Lucas ,  Robert Elliott Boone ,  James Edward Vasek ,  William Louis Wilkinson ,  Christophe Couderc

发明人： Kevin Dean Lucas ,  Robert Elliott Boone ,  James Edward Vasek ,  William Louis Wilkinson ,  Christophe Couderc

IPC分类号： G06F17/00

CPC分类号： G03F1/84 ,  G03F1/36

摘要： Method and apparatus for designing an integrated circuit by adding a plurality of control points to an integrated circuit wafer design. Each control point has at least one attribute. Then, an integrated circuit wafer is manufactured using the integrated circuit wafer design. A defect on the integrated circuit wafer is then located. The control points are adjusted such that they correspond with the defect.

摘要翻译： 通过向集成电路晶片设计添加多个控制点来设计集成电路的方法和装置。 每个控制点至少有一个属性。 然后，使用集成电路晶片设计制造集成电路晶片。 然后定位集成电路晶片上的缺陷。 调整控制点使其与缺陷相对应。

公开(公告)号：US08370773B2

公开(公告)日：2013-02-05

申请号：US12377664

申请日：2006-08-16

申请人： Kevin Dean Lucas ,  Robert Elliott Boone ,  Yves Rody

发明人： Kevin Dean Lucas ,  Robert Elliott Boone ,  Yves Rody

IPC分类号： G06F17/50

CPC分类号： G03F1/36

摘要： Method and apparatus for designing an integrated circuit by calculating an optimised reticle layout design from an IC layout design and a model describing an optical system for transferring the IC layout design onto a semiconductor wafer using a reticle, wherein the IC layout design comprises features defined by a plurality of boundaries. Approximating the plurality of boundaries to generate an approximated IC layout design suitable for the manufacture of the IC. Performing OPC simulation on at least a portion of the approximated IC layout design.

摘要翻译： 通过从IC布局设计计算优化的标线布局设计和描述用于使用掩模版将IC布局设计转移到半导体晶片的光学系统的模型来设计集成电路的方法和装置，其中IC布局设计包括由 多个边界。 近似多个边界以产生适于制造IC的近似IC布局设计。 在近似IC布局设计的至少一部分上执行OPC模拟。

公开(公告)号：US08175737B2

公开(公告)日：2012-05-08

申请号：US12374170

申请日：2006-07-19

申请人： Kevin Dean Lucas ,  Robert Elliott Boone ,  James Edward Vasek ,  William Louis Wilkinson ,  Christophe Couderc

发明人： Kevin Dean Lucas ,  Robert Elliott Boone ,  James Edward Vasek ,  William Louis Wilkinson ,  Christophe Couderc

IPC分类号： G06F19/00 ,  G06F7/60 ,  G06F17/50 ,  G06F1/00

CPC分类号： G03F1/84 ,  G03F1/36

摘要： Method and apparatus for designing an integrated circuit by adding a plurality of control points to an integrated circuit wafer design. Each control point has at least one attribute. Then, an integrated circuit wafer is manufactured using the integrated circuit wafer design. A defect on the integrated circuit wafer is then located. The control points are adjusted such that they correspond with the defect.

摘要翻译： 通过向集成电路晶片设计添加多个控制点来设计集成电路的方法和装置。 每个控制点至少有一个属性。 然后，使用集成电路晶片设计制造集成电路晶片。 然后定位集成电路晶片上的缺陷。 调整控制点使其与缺陷相对应。