公开(公告)号：US5649167A

公开(公告)日：1997-07-15

申请号：US472531

申请日：1995-06-07

Applicant: Nang-Ping Chen ,  Robert J. Ko ,  Jeong-Tyng Li ,  Thomas B. Huang ,  Ming-Yang Wang

Inventor： Nang-Ping Chen ,  Robert J. Ko ,  Jeong-Tyng Li ,  Thomas B. Huang ,  Ming-Yang Wang

IPC: G06F1/10 ,  A21B1/24 ,  F24C15/32 ,  G06F1/12 ,  G06F11/26 ,  G06F17/50 ,  H01L21/82 ,  H03K19/177 ,  H03K17/28

CPC classification number: A21B1/245 ,  G06F17/5027 ,  G06F17/5054

Abstract: A method and a structure for implementing integrated circuit designs into a plurality of clocked and unclocked reprogrammable logic circuits. Software structures analyze the target logic circuit, form clusters, partitions the integrated circuit design and implement the partitions into the clocked and unclocked reprogrammable logic circuits in order to prevent hold time violation artifacts.

Abstract translation: 一种用于将集成电路设计实现为多个时钟和非锁定的可再编程逻辑电路的方法和结构。 软件结构分析目标逻辑电路，形成集群，分割集成电路设计，并将分区实现到时钟和未锁定的可编程逻辑电路中，以防止保持时间违规伪像。

公开(公告)号：US5475830A

公开(公告)日：1995-12-12

申请号：US829181

申请日：1992-01-31

Applicant: Nang-Ping Chen ,  Robert J. Ko ,  Jeong-Tyng Li ,  Thomas B. Huang ,  Ming-Yang Wang

Inventor： Nang-Ping Chen ,  Robert J. Ko ,  Jeong-Tyng Li ,  Thomas B. Huang ,  Ming-Yang Wang

IPC: G06F1/10 ,  A21B1/24 ,  F24C15/32 ,  G06F1/12 ,  G06F11/26 ,  G06F17/50 ,  H01L21/82 ,  H03K19/177 ,  G06F9/455

CPC classification number: A21B1/245 ,  G06F17/5027 ,  G06F17/5054

Abstract: A method and a structure for implementing integrated circuit designs into a plurality of clocked and unclocked reprogrammable logic circuits. Software structures analyze the target logic circuit, form clusters, partition the integrated circuit design and implement the partitions into the clocked and unclocked reprogrammable logic circuits in order to prevent hold time violation artifacts.

Abstract translation: 一种用于将集成电路设计实现为多个时钟和非锁定的可再编程逻辑电路的方法和结构。 软件结构分析目标逻辑电路，形成集群，分割集成电路设计，并将分区实现为时钟和未锁定的可编程逻辑电路，以防止保持时间违规伪像。

公开(公告)号：US5835751A

公开(公告)日：1998-11-10

申请号：US893412

申请日：1997-07-11

Applicant: Nang-Ping Chen ,  Robert J. Ko ,  Jeong-Tyng Li ,  Thomas B. Huang ,  Ming-Yang Wang

Inventor： Nang-Ping Chen ,  Robert J. Ko ,  Jeong-Tyng Li ,  Thomas B. Huang ,  Ming-Yang Wang

IPC: G06F1/10 ,  A21B1/24 ,  F24C15/32 ,  G06F1/12 ,  G06F11/26 ,  G06F17/50 ,  H01L21/82 ,  H03K19/177 ,  G06F9/44

CPC classification number: A21B1/245 ,  G06F17/5027 ,  G06F17/5054

Abstract: A method and a structure provide emulation circuit implemented on a logic block module comprising clocked and unclocked field programmable logic devices (FPGAs). Software modules analyze the target logic circuit and impose delay constraints to require certain storage instances to be implemented on separate FPGAs so as to prevent hold time violation artifacts.

Abstract translation: 一种方法和结构提供了在包括时钟和未锁定的现场可编程逻辑器件（FPGA）的逻辑块模块上实现的仿真电路。 软件模块分析目标逻辑电路并施加延迟约束，要求在单独的FPGA上实现某些存储实例，以防止保持时间违规伪像。