公开(公告)号：US07203082B1

公开(公告)日：2007-04-10

申请号：US11144123

申请日：2005-05-31

申请人： Ajay Bhatia ,  Sanjay M. Wanzakhade ,  Shashank Shastry

发明人： Ajay Bhatia ,  Sanjay M. Wanzakhade ,  Shashank Shastry

IPC分类号： G11C15/04 ,  G06F12/00

CPC分类号： G11C15/04 ,  G06F12/0895 ,  G06F12/1027 ,  Y02D10/13

摘要： Dual match line circuits having race condition improvements. A dual match line circuit may include precharge logic configured to precharge each of a hit match line, a miss match line and an evaluate node to an asserted state, where a coupling device couples the hit and miss match lines to the evaluate node. The miss match line may discharge through a number of load devices that may be activated by respective miss signals. A positive feedback circuit coupled to the miss match line may accelerate its discharge. The hit match line may be additionally coupled to discharge through a discharge path. The hit and miss match lines may be electrically isolated from one another, such that when any of the respective miss signals is asserted, current from the hit match line does not discharge through the miss match line.

摘要翻译： 具有竞争条件改进的双匹配线路电路。 双匹配线路电路可以包括预充电逻辑，其被配置为将命中匹配线，未命中匹配线和评估节点中的每一个预先充电到断言状态，其中耦合设备将命中和未命中匹配线耦合到评估节点。 错过匹配线可以通过可能由相应的未命中信号激活的多个负载装置放电。 耦合到未匹配线的正反馈电路可以加速其放电。 命中匹配线可以另外耦合以通过放电路径放电。 命中和未命中匹配线可以彼此电隔离，使得当相应的未命中信号中的任一个被断言时，来自命中匹配线的电流不会通过未命中匹配线放电。

公开(公告)号：US07403407B1

公开(公告)日：2008-07-22

申请号：US10266953

申请日：2002-10-08

申请人： Sanjay M. Wanzakhade

发明人： Sanjay M. Wanzakhade

IPC分类号： G11C15/00

CPC分类号： G11C15/04 ,  G11C15/00

摘要： A magnitude comparator circuit can include a bitwise comparison section that includes two passgates for each bit of two values that are compared to one another. The passgates can be enabled according to corresponding bit values of the two values.

摘要翻译： 幅度比较器电路可以包括按比例比较部分，其包括彼此比较的两个值的每个位的两个通路。 可以根据两个值的相应位值启用通行。

公开(公告)号：US07000066B1

公开(公告)日：2006-02-14

申请号：US10320053

申请日：2002-12-16

申请人： Sanjay M. Wanzakhade ,  Richard K. Chou

发明人： Sanjay M. Wanzakhade ,  Richard K. Chou

IPC分类号： G06F12/00

CPC分类号： G11C15/00

摘要： A priority encoder circuit (300) for a content addressable memory (CAM) device is disclosed that may include a priority selection circuit (310) that receives match results (M0 to Mz) and provides prioritized match results (P0 to Pz), and a logic section (350) that logically combines prioritized match results (P0 to Pz) to generate a smaller number of encoder inputs (RWL0 to RWLr). A logic section (350) can also generate a first portion (ID0) of an encoded value (ID0 to IDX). Encoder entries (314-0 to 314-r) may each generate a second portion (ID1 to IDX) of an encoded value (ID0 to IDX).

摘要翻译： 公开了一种用于内容可寻址存储器（CAM）装置的优先编码器电路（300），其可以包括接收匹配结果（M 0至Mz）并提供优先匹配结果（P 0至Pz）的优先选择电路（310） 以及逻辑部分（350），其逻辑地组合优先匹配结果（P 0至Pz）以产生较少数量的编码器输入（RWL 0至RWLr）。 逻辑部分（350）还可以生成编码值（ID 0到IDX）的第一部分（ID 0）。 编码器条目（314-0至314 -r）可以各自生成编码值（ID 0至IDX）的第二部分（ID 1至IDX）。

公开(公告)号：US07200019B1

公开(公告)日：2007-04-03

申请号：US11141301

申请日：2005-05-31

申请人： Ajay Bhatia ,  Sanjay M. Wanzakhade ,  Shashank Shastry

发明人： Ajay Bhatia ,  Sanjay M. Wanzakhade ,  Shashank Shastry

IPC分类号： G11C15/04 ,  G06F12/00

CPC分类号： G11C15/04 ,  G06F12/1009 ,  Y02D10/13

摘要： A dual match line circuit may include precharge logic configured to precharge each of a hit match line, a miss match line and an evaluate node to an asserted state, where a coupling device couples the hit and miss match lines to the evaluate node. The miss match line may discharge through a number of load devices that may be activated by respective miss signals. The hit match line may be additionally coupled to discharge through a pair of devices connected in series, one of which may be activated by a hit signal, and the other of which may be activated by the miss match line. The hit and miss match lines may be electrically isolated from one another, such that when any of the respective miss signals is asserted, current from the hit match line does not discharge through the miss match line.

摘要翻译： 双匹配线路电路可以包括预充电逻辑，其被配置为将命中匹配线，未命中匹配线和评估节点中的每一个预先充电到断言状态，其中耦合设备将命中和未命中匹配线耦合到评估节点。 错过匹配线可以通过可能由相应的未命中信号激活的多个负载装置放电。 命中匹配线可以另外耦合以通过串联连接的一对装置放电，其中一个可以由命中信号激活，并且另一个可以由未匹配线激活。 命中和未命中匹配线可以彼此电隔离，使得当相应的未命中信号中的任一个被断言时，来自命中匹配线的电流不会通过未命中匹配线放电。

公开(公告)号：US06954823B1

公开(公告)日：2005-10-11

申请号：US10199225

申请日：2002-07-19

申请人： David V. James ,  Jagadeesan Rajamanickam ,  Sanjay M. Wanzakhade ,  Michael C. Stephens, Jr.

发明人： David V. James ,  Jagadeesan Rajamanickam ,  Sanjay M. Wanzakhade ,  Michael C. Stephens, Jr.

IPC分类号： G06F12/00 ,  G11C15/00

CPC分类号： G11C15/00

摘要： According to one embodiment, a search engine device (100) may include an input (102), search portion (106), and a vote portion (108). A vote portion (108) may receive responses to a search request at inputs. According to precedence information in received responses, a vote portion (108) may generate an output response having its own precedence information.

摘要翻译： 根据一个实施例，搜索引擎设备（100）可以包括输入（102），搜索部分（106）和投票部分（108）。 投票部分（108）可以在输入处接收对搜索请求的响应。 根据接收到的响应中的优先级信息，投票部分（108）可以生成具有其自己的优先级信息的输出响应。

公开(公告)号：US06845024B1

公开(公告)日：2005-01-18

申请号：US10317918

申请日：2002-12-12

申请人： Sanjay M. Wanzakhade ,  Michael C. Stephens, Jr. ,  Jagadeesan Rajamanickam ,  David V. James

发明人： Sanjay M. Wanzakhade ,  Michael C. Stephens, Jr. ,  Jagadeesan Rajamanickam ,  David V. James

IPC分类号： G11C15/00

CPC分类号： G11C15/00

摘要： A content addressable memory (CAM) device (100) may include a number of blocks (102-[n−1, n, n+1]) that each generate CAM search results and result compare circuits (104-[n−1, n, n+1] that receive CAM search results from multiple blocks (102-[n−1, n, n−1]), and compare at least a portion of such CAM search results. According to such a comparison result, a compare circuit (104-[n−1, n, n+1]) can generate an output CAM search result for subsequent comparison with CAM search result in another compare circuit (104-[n−1, n, n+1]).

摘要翻译： 内容可寻址存储器（CAM）装置（100）可以包括多个块（102- [n-1，n，n + 1]），每个块生成CAM搜索结果和结果比较电路（104- [n-1，n， n，n + 1]，从多个块（102- [n-1，n，n-1]）接收CAM搜索结果，并比较这些CAM搜索结果的至少一部分，根据这样的比较结果， 比较电路（104- [n-1，n，n + 1]）可以生成输出CAM搜索结果，用于随后与另一比较电路（104- [n-1，n，n + 1]）中的CAM搜索结果进行比较 。