公开(公告)号：US20100077145A1

公开(公告)日：2010-03-25

申请号：US12238341

申请日：2008-09-25

申请人： Sebastian C. Winkel ,  Kalyan Muthukumar ,  Don C. Soltis, JR.

发明人： Sebastian C. Winkel ,  Kalyan Muthukumar ,  Don C. Soltis, JR.

IPC分类号： G06F12/08 ,  G06F9/30

CPC分类号： G06F9/3842 ,  G06F9/30043 ,  G06F9/3861 ,  G06F12/0859

摘要： A method of parallel execution of a first and a second instruction in an in-order processor. Embodiments of the invention enable parallel execution of memory instructions that are stalled by cache memory misses. The in-order processor processes cache memory misses of instructions in parallel by overlapping the first cache memory miss with cache memory misses that occur after the first cache memory miss. Memory-level parallelism in the in-order processor can be increased when more parallel and outstanding cache memory misses are generated.

摘要翻译： 一种在顺序处理器中并行执行第一和第二指令的方法。 本发明的实施例使得能够并行执行由高速缓存存储器未命中停滞的存储器指令。 按顺序处理器通过将第一高速缓存存储器未命中与在第一高速缓冲存储器未命中之后发生的高速缓存存储器未命中重叠来并行处理高速缓存存储器未命中。 当产生更多并行和未完成的高速缓存存储器未命中时，可以增加按顺序处理器中的存储器级并行性。